【課題】高品質なメモリデバイスを提供する。
【解決手段】メモリデバイスは、不揮発性のメモリ７３と、コマンドが格納されるコマンド格納部７４と、コマンドをホストデバイス２から受信し、コマンドをコマンド格納部７４に格納すると共にコマンドを実行し、コマンドの実行が終了した後、コマンドの実行の終了を知らせる第１の信号をホストデバイス２に送信する制御部７１とを備え、制御部７１は、第１のコマンドに応答してメモリ７３についての書き込み、読み出し、または消去を実行し、第２のコマンドに応答して、コマンド格納部７４内の第１のコマンドまたは実行中の第１のコマンドを中断し、第２のコマンドを実行した際、中断対象となる第１のコマンドのうち、中断可能な第１コマンドを中断すると共に、中断対象となる第１のコマンドのうちで中断されなかった全ての第１のコマンドに関する第１の通知を送信した後、第２のコマンドに関する第１の通知を送信する。 （もっと読む）

【課題】処理要求の発生の有無を調べるための時間を短縮し、およびその処理負荷を低減することが可能な電子制御装置および制御方法を提供する。
【解決手段】実行結果に応じて予め定められた機能の動作を要求するための機能動作要求が発生したとき、機能動作要求とともに、機能動作の内容を出力する処理毎に設けられた機能動作要求出力部と、いずれかの機能動作要求出力部から機能動作要求が出力されたとき、機能動作要求があることを表す情報を記憶する機能動作要求記憶部と、処理毎に機能動作の内容を記憶する機能動作内容記憶部と、機能動作内容記憶部の記憶内容を読み出して、いずれの機能の動作を実行するかの調停を行う調停部とを備え、調停部は予め定められたタイミングで機能動作要求記憶部の記憶内容を参照し、機能動作要求記憶部に機能動作要求があることを表す情報が記憶されているとき、機能動作内容記憶部の記憶内容を読み出して調停を行う。 （もっと読む）

【課題】フラッシュインタフェースの有効利用のための方法を提供する。
【解決手段】第１の回路２０６、第２の回路２０４、及び第３の回路２０８を含む装置。第１の回路は、フラッシュレーンコントローラ（ＦＬＣ）の動作のために用いられるダイに基づく情報を保持するように構成される。第２の回路は、フラッシュレーンコントローラ（ＦＬＣ）によってアクティブに処理されているコンテキストを管理するように構成される。第３の回路は、第２の回路によって管理される複数のコンテキストのパイプライン実行を実行するように構成される。 （もっと読む）

【課題】 ＤＲＡＭを用いずに、データの高速な読み出しが可能なメモリシステムを提供する。
【解決手段】 複数の不揮発性メモリ11は、複数のチャネルのそれぞれに接続され、複数のバンクを有している。バッファ17は、複数の不揮発性メモリから読み出されたデータを保持し、同時に読み出し可能なデータサイズのほぼ２倍の容量を有するスタティックメモリにより構成されている。複数のチャネル制御部16-0〜16-7は、複数の不揮発性メモリからデータを読み出すための読み出し要求を複数のチャネル毎に保持するキューを有している。バッファ制御部15は、読み出し要求を複数のチャネル制御部のいずれかのキューに供給するとともに、バッファ内に不揮発性メモリから読み出されたデータを保持するための領域を確保する。 （もっと読む）

【課題】ブロック単位のメモリアクセス処理を、小容量のメモリ領域を用いた管理で高速に実行できるようにする。
【解決手段】実施形態によれば、コマンド生成手段は所定のアクセス処理において、チャネル別のアクセスコマンドの群をメモリインタフェースに逐次投機的に投入する。パージ手段は、複数のチャネルを介してのメモリアクセスのいずれかでエラーが発生した場合、既に投入されている未実行のアクセスコマンドの系列を返却する。コマンド進捗管理手段は、各チャネルにおけるコマンド進捗が、返却された未実行のアクセスコマンドの系列のうちの最も古い未実行のアクセスコマンドの指定する位置を指すようにコマンド進捗情報を更新する。コマンド生成手段は更新された情報に基づき、チャネル別のアクセスコマンドの群をメモリインタフェースに投入する。 （もっと読む）

【課題】メモリコントローラは、ＱｏＳパラメータに対する強調を少なくさせるとともに、メモリコントローラパイプラインを通じてオペレーションが流れるのでメモリバンド幅の最適化に対する強調を増加させる。
【解決手段】一実施例においてメモリコントローラはマルチポートを含む。各ポートは異なるタイプのトラフィック専用である。一実施例においてサービスの質（ＱｏＳ）パラメータがトラフィックタイプのために定義され、各トラフィックタイプは異なるＱｏＳパラメータ定義を有する。メモリコントローラは、ＱｏＳパラメータに基づき異なるポートで受信したオペレーションをスケジューリングするよう構成される。一実施例において、サイドバンド要求を介して及び／又はオペレーションのエイジングを介してより高いＱｏＳパラメータを有するその後のオペレーションが受信されるとき、メモリコントローラはＱｏＳパラメータのアップグレードをサポートする。 （もっと読む）

【課題】論理規模を増大させることなく、複数のバスマスタからのリクエスト発行数を増加させる。
【解決手段】本発明による半導体集積回路１００は、複数のキュー３３０と、複数のバスマスタ１、２から発行されたリクエストのアクセス先のアドレスに基づいて、リクエストを複数のキュー３３０のいずれかに振り分けるリクエスト振り分け部３０１と、複数のキュー３３０から選択したキュー内のリクエストを、外部デバイス５に発行するリクエストセレクタ３０２とを具備する。 （もっと読む）

【課題】ＣＰＵからの１コマンドでコンパクション動作が実行される半導体記憶装置。
【課題を解決するための手段】半導体記憶装置は、不揮発性メモリのコマンドをキューイングするキューイングバッファ（２６）と、不揮発性メモリのリードコマンドを発行するリード手段（＃１０２）と、リード手段により前記不揮発性メモリから読み出されたデータをユーザデータと管理データとに分離する分離手段（＃１０４）と、不揮発性メモリのライトアドレスを管理するライトポインタ情報により示されるアドレスを分離手段により得られた管理データに対して加えてライトコマンドを発行し、キューイングバッファへ自動的にキューイングするライトコマンド発行手段（＃１１０）と、ライトコマンド発行手段により発行されたライトコマンドを不揮発性メモリに与え、データを不揮発性メモリに書き込むライト手段（＃１１４）とを具備する。 （もっと読む）

【課題】複数ＣＰＵ間での排他制御を考慮する必要がなく、簡単な制御で、他の動作の割り込み無く複数チャネルの不揮発性メモリの消去動作を実施すること。
【解決手段】複数のＣＰＵと複数チャネルの不揮発性メモリとを有する半導体記憶装置であって、複数チャネルの不揮発性メモリ毎の消去動作用のアドレスからなるアドレスリストをアドレスキュー（１４）に設定する手段（）と、いずれかのＣＰＵから発生された単一の消去動作要求に応じて前記アドレスリストに記載の各アドレスについての一連の消去動作コマンドを連続して発生するコマンド制御部（１８）と、前記一連の消去動作コマンドを各アドレスに対応したチャネルの不揮発性メモリに与える分配器（２４）とを具備する。 （もっと読む）

【課題】１つのメモリコントローラに対して複数のコントロールマスタを設けたデータ転送システムにおいて、リードコマンドに対する処理効率を向上させる。
【解決手段】メモリコントローラを介して接続された複数のコントロールマスタとメモリとの間でデータリード処理を行なうデータ転送システムであって、メモリコントローラは、リードコマンドを受け付けると、そのリードコマンドに係るコントロールマスタの識別子をＦＩＦＯ形式で格納するルートセレクタと、メモリから読み出したリードデータをＦＩＦＯ形式で格納するリードデータバッファとを備え、コントロールマスタは、ルートセレクタに格納されている識別子のうち、最先に格納された識別子が自身の識別子であって、リードデータバッファにリードデータが格納されている場合に、リードデータバッファからリードデータを読み出す。 （もっと読む）

【課題】複数のメモリデバイスを使用するシステム構成において、低電力モードを積極的に利用し、かつ、メモリデバイスへのアクセス効率の低下を起こさないメモリ制御回路を提供する。
【解決手段】メモリ制御回路は、複数のメモリデバイスを制御する複数のチップセレクトと、メモリデバイスをチップセレクトごとに、キューバッファに保存されているコマンドに応じて異なる省電力レベルの省電力モードに移行させる省電力制御手段と、を有する。 （もっと読む）

【課題】省電力化とアクセス効率の維持とが同時に実現することを目的とする。
【解決手段】省電力モードを有する複数メモリデバイスを省電力モードへ投入/省電力モードを解除するメモリ制御回路において、メモリアクセスを最大Ｍ個まで一時的に保持するコマンドキューと、前記コマンドキューのＮ（Ｎは１以上、Ｍ以下）段目までに保持されているメモリアクセスのアクセス対象デバイスの省電力モードを解除する手段とを有することを特徴とするメモリ制御回路等を提供する。 （もっと読む）

【解決手段】
階層的メモリ要求ストリームアービトレーション技術は、多重メモリ要求ソース（２０４，２０６，２０８，２１６）からのコヒーレントメモリ要求ストリームをまとめ、そしてまとめられたコヒーレントメモリ要求ストリームを非コヒーレントメモリ要求ストリームからの要求と共にアービトレートする。本発明の少なくとも１つの実施形態においては、複数のメモリ要求ストリームからまとめられたメモリ要求ストリーム（３１６）を生成する方法は、コヒーレントメモリ要求を第１のシリアルメモリ要求ストリームへまとめることを含む。方法は、まとめられたメモリ要求ストリーム内での配置のためにメモリ要求を少なくとも第１のシリアルメモリ要求ストリーム及びまとめられた非コヒーレントメモリ要求ストリームからメモリ制御器回路（２１３，３０２）によって選択することを含む。まとめられた非コヒーレントメモリ要求ストリームは、まとめられたメモリ要求ストリーム内での配置のために選択された前回のメモリ要求の標識（３３４）に少なくとも部分的に基いている。 （もっと読む）

プロセッサコア、複数のスレッドの各々によってアクセス可能なデータを記憶するキャッシュメモリ、複数のスレッドによってアクセス可能なデータを記憶するメインメモリ、非一貫性検出モジュール、及びメモリアービターを含み、複数のスレッドをサポートするマルチスレッドプロセッサにおいてメモリアクセスを制御するための装置を提供し、非一貫性検出モジュールは、プロセッサコアとメモリアービターの間に接続され、メモリアービターは、非一貫性検出モジュールとメインメモリの間に接続され、キャッシュメモリからメモリアービターに送信された読取及び書込要求に対する各スレッドのための個別の要求待ち行列が存在し、使用においては、非一貫性検出モジュールは、キャッシュメモリからメインメモリに送信された各書込要求に対するメモリアドレスの指示を書込アドレスメモリに記憶し、更に、キャッシュメモリから送信された各次の読取要求のアドレスを書込アドレスメモリ内の指示と比較し、次の読取要求のアドレスが指示に適合した場合に、読取要求に対応する障壁を適合指示が属するスレッドの要求待ち行列内に挿入し、メモリアービターは、対応する障壁がメモリアービターによって受信されるまで読取要求がメモリバスにアクセスしないように阻止する。 （もっと読む）

選択されたメモリヴォールトと関連付けられるパイプラインが空の時に、積層ダイのメモリシステム中の選択されたメモリヴォールトから、プログラム可能ないくつかのデータワードをプリフェッチするように動作するものを含む、システムおよび方法が、本明細書にて開示される。 （もっと読む）

【課題】複数のメモリアクセスリクエスタからのリクエストでも、バスの使用効率を高めるためのグループ化が可能なメモリコントローラおよびデータ処理装置を提供する。
【解決手段】リクエストキュー２２は、複数のメモリアクセスリクエスタから受信したリクエストを格納する。併合部３１は、リクエストキュー２２内のリクエストのうち、ＤＤＲ２−ＳＤＲＡＭにおける１回の読出しサイクルまたは書込みサイクルでアクセス可能なリクエストを併合する。メモリインタフェース部２７は、リクエストに従って、ＤＤＲ２−ＳＤＲＡＭに対してアクセスを行ない、併合された複数のリクエストに対するＤＤＲ２−ＳＤＲＡＭのアクセスを一括して行なう。 （もっと読む）

【課題】 メモリコントローラとメモリ間でのレイテンシを小さくし、メモリコントローラの回路規模も小さくする。
【解決手段】 メモリコントローラ０００に、複数のバスインターフェース３１０、３２０、３３０と、この複数のバスインターフェースから発行されるコマンド及びデータを制御し、メモリへの書き込み及び読み出しを行うメモリコントローラコア部１００とを備え、メモリコントローラコア部１００に、前記複数のバスインターフェースから発行される複数のコマンドを受け付け、該複数のコマンドをリオーダして保持するコマンド制御部１１０と、前記複数のバスインターフェースから発行される複数のライトデータを、前記コマンド制御部がライトコマンドを受け付けた順に受け付け、当該ライトデータを、前記コマンド制御部によるリオーダの結果に基づいて出力するライトデータ制御部１２０とを備える。 （もっと読む）

【課題】プロセッサからのフェッチ要求に対応するフェッチ応答データを主記憶装置から取り出してプロセッサに送出する場合において、フェッチ応答データが到着してからプロセッサに向けて送出されるまでのレイテンシを短縮することを目的とする。
【解決手段】主記憶装置１４ａから取り出したフェッチ応答データを格納部１９をバイパスして受信し、当該受信したフェッチ応答データをセット可能な第１のポート１８と、フェッチ応答データを第１のポート１８にセットできない場合に、主記憶装置１４ａから取り出したフェッチ応答データを格納部１９を経由してセットする第２のポート２０と、第１のポート１８または第２のポート２０にセットされたフェッチ応答データに対して、予め規定された優先度に従ってプロセッサ１３に送出するプライオリティ制御を行なう送出制御部２２とをそなえている。 （もっと読む）

【課題】能率的で好適な記憶システム及び方法を提供すること。
【解決手段】一実施形態では、記憶システム１００は、複数の記憶ノード１２０、１３０、１４０、及びマスタコントローラ１１０を含む。記憶ノードは情報を記憶する。記憶ノード１２０、１３０、１４０は、アップストリーム通信の際の衝突の解決を容易にするように局所的に記憶ノード１２０、１３０、１４０で制御されるアップストリーム通信バッファ１６０を含む。マスタコントローラ１１０は、アップストリーム通信バッファの制約条件に基づいて、ノード１２０、１３０、１４０へのトラフィックの流れを制御する。一実施形態では、マスタコントローラ１１０とノード１２０、１３０、１４０の間の通信が、決められた最大待ち時間を有する。記憶ノード１２０、１３０、１４０は、チェーンメモリ構成によりマスタコントローラ１１０に結合することができる。 （もっと読む）

【課題】
データ応答を順序変更するためのメモリ・コントローラを提供する。
【解決手段】
本発明のシステムは決定性システムとリンクを介して決定性システムに電気的に接続されたコントローラとを含む。コントローラは、そのコントローラから発生された要求に対応するその決定性システムからのデータ応答が順序不同で返送されることを可能にするトランザクション・スケジューリング機構を含む。 （もっと読む）