【課題】 画像データを転送するためのデータ転送用の専用バス、及びＣＰＵ（プロセッサ）がメモリアクセスを行なう専用バスの両方の信号線が必要となる。
【解決手段】 ＣＰＵ２はＣＰＵバス１２を介して、ＤＭＡＣ３はＤＭＡバス１３を介してローカルバスコントローラ５と接続し、ローカルバスコントローラ５は、外部のローカルバス１１と接続され、ローカルバス１１に外部Ｉ／Ｆコントローラ８、コードＲＯＭ９、フォントＲＯＭ１０が接続されて、外部Ｉ／Ｆからのデータ転送を行うバスとＣＰＵが使用するコードＲＯＭ９が接続されるバスとしてローカルバス１１を共用する。 （もっと読む）

【課題】バスマスタの数の増加に伴ってバス獲得用の信号線の数が増加するのを防止する。
【解決手段】情報処理装置は、データ転送を行うためのバス１２と、入力された信号を伝送するための１本の判断用信号線１４と、バス１２及び判断用信号線１４に接続され、かつ、バスの使用権獲得に関する優先順位が設定された複数のバスマスタを備え、バス１２の使用権を獲得する必要があるバスマスタ１６は、バス１２の使用権を獲得していない他のバスマスタ１６によってバス１２の使用権の獲得が要求されたとき、他のバスマスタ１６と同時に自己の優先順位を示す優先順位信号を信号線１４に出力すると共に、信号線１４に同時に出力された複数の優先順位信号を合成した合成信号に基づいて、バス１２の使用権を獲得したか否かを判断し、バス１２を介してデータ転送を行うバスマスタ群とを含んで構成されている。 （もっと読む）

複数のデータ取り扱いユニット110a,….,110d、及び複数のデータラインを有する共有バス140を含むシステムにおいて使用されるべきバス調停に関する方法及びシステムが提供される。本発明は、データ取り扱いユニットからデータ転送要求を受信するステップと、一群のデータ転送要求であって、当該データ転送要求の許可が、最大数のデータ取り扱いユニットを作用させ且つ最大数のデータラインを利用させるような、一群のデータ転送要求を選択するステップと、前記選択された一群のデータ転送要求を発行したデータ取り扱いユニットが単一のバス周期において前記バスにアクセスすることを許可するステップと、を含む方法、及びこの方法を実行させるシステムを提供する。
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【課題】優先度が高いタスクを実行する装置に、より効率的にバスが割り当てられるようにバスの使用率を定義したテーブルを作成し、テーブルに従ってバスの調停を行うことにより、優先度の高いタスクの実行時間を短縮できるバス調停方法及びバス調停プログラムを提供する。
【解決手段】バスに接続された複数の装置によって複数のタスクを実行可能なコンピュータにおける前記バスの調停を行うバス調停方法であって、所定のタイミングで、前記複数のタスクの各々の優先度を含むタスク情報を取得する工程と、前記タスク情報に基づいて、前記優先度の高いタスクを実行する装置に優先的に前記バスが割り当てられるように前記複数の装置の各々のバス使用条件を定義したバス使用条件情報を生成する工程と、前記バス使用条件情報に基づいて前記バスの調停を行う工程とを含む。 （もっと読む）

【課題】 単一又は複数のマスタモジュールとこれらが共有する共有バスとを有する省電力機能を備えた動作システムにおいては、省電力を実行するパワーダウンモードへ移行するためのソフトウェア又はハードウェアが複雑になって、速やかにダウンモードへ移行するのが難しかった。
【解決手段】 複数のマスタモジュール１１，１２とパワーダウン用マスタモジュール１３を備え、バス調停回路１６によって、共有バス１５を介してメモリ１４にアクセスするためのバス占有権を与える際に、パワーダウン用マスタモジュール１３にバス占有権を与える優先度を最も低くし、パワーダウン用マスタモジュール１３は、この優先度の最も低いバス占有権を与えられることによってシステムのパワーダウンモードへの移行処理を実行する。 （もっと読む）

【課題】
【解決手段】バス・アービトレーション・アルゴリズムは、バストランザクションによるバスチャネルの方向、および／またはバスチャネル帯域幅消費を考慮することによって、各マスターデバイスに割り当てられる相対的バスチャネル帯域幅を正確に制御する。少なくとも１つの重み付けレジスタが各マスターデバイスに関連付けられ、一実施形態では、バスチャネルごとに１つの重み付けレジスタとなる。このレジスタは、利用可能なバス帯域幅に比例するシェアで周期的にロードされる。バスチャネル上のバストランザクションが許可されると、対応する重み付けレジスタは、そのトランザクションを完了するために必要なバスデータ転送サイクルの数または転送されるデータ量によって測定される、そのトランザクションによるバスチャネル帯域幅消費を反映する量が減算される。相対的な帯域幅シェアの初期割り当てが同等である場合、バスチャネル帯域幅を消費するマスターデバイスが相対的に低い優先度を有し、バスチャネル帯域幅を消費しないマスターデバイスは相対的に高い優先度を保持する。 （もっと読む）

【課題】プロセッサ、データキャッシュ、３次元グラフィックスユニット、メモリおよび入力／出力デバイス等の種々のシステム構成要素を収容する統合メディアプロセッサチップセット用データ転送に適合するデータ移動構成を提供する。
【解決手段】プロセッサ、主メモリ、複数のI/Oデバイスを含む複数のモジュールから構成され、プロセッサと主メモリとI/Oデバイスとの間のデータ転送演算を行うデータ転送スイッチで、複数のモジュールからの読取り・書込みリクエストを受けるリクエストバスと、アドレスおよびデータ情報を受けるプロセッサメモリバスとを有し、プロセッサメモリバスは、データ読取り・書込みリクエストを受けるデータバスアービタを備え、また内部メモリバスがデータバスアービタを備え、プロセッサメモリバスと内部メモリバスとの間でデータを転送するため、双方のバスに接続されたトランシーバシステムを更に有している。 （もっと読む）

様々な実施形態で、装置は、複数のエージェントと相互接続を備える。一実施形態では、複数のエージェントは第１から第４までのエージェントを含む。相互接続は、エージェント間で通信パスを形成するように切換え可能な（例えば複数の選択回路を使用して）複数のセグメントを備え、第１セグメントは、第１エージェントから第２エージェントへの第１通信パスに含まれ、また第３エージェントから第４エージェントへの第２通信パスにも含まれる。別の実施形態では、各セグメントは選択回路によって駆動される。少なくとも１つの選択回路は、少なくとも１つのセグメントと、少なくとも１つのエージェントからの出力とを、入力として有する。さらに別の実施形態では、アービタが、セグメントを介した宛先エージェントへの通信パスを、各要求に対して相互接続上で決定するように構成される。アービタは、対応する通信パス中の各セグメントが利用可能であるような要求のサブセット間で、調停するように構成される。
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【課題】 要求が競合した場合には優先度に応じた調停を行い、複数の機能ブロックからの要求に応じて接続を切り替える際、優先度の高い機能の必要な切り替え応答性を落とすことなく、また、切り替え頻度の最小化によるパフォーマンス劣化を改善する切り替え制御装置を提供する。
【解決手段】データ受信要求によるデータの受信が完了しても、切り替え制御手段２１０は接続を切り替えることなく共用データバースを通してデータをデータ蓄積メモリ２３０に蓄積した後、優先度の低い機能ブロックとの接続を再開する。優先度の高い機能ブロックから再度データ受信要求を受けるとデータ蓄積メモリ２３０のデータを機能ブロックに送信する。 （もっと読む）

【課題】より高い性能を有するスプリット方式のバスシステムを提供する。
【解決手段】レスポンスタイムテーブル１４には、ターゲットモジュール４の読み出しコマンドに対する応答時間２３が格納されている。レスポンスカウンタ１５は、マスタモジュール２から発行された読み出しコマンドの実行が開始された後の経過時間２４を計測する。差分算出部１６は、応答時間２３と経過時間２４との時間差２５を算出する。コマンド選択部１２は受信されたコマンドの中から実行すべきコマンドを選択し、コマンド発行部１３は選択されたコマンドをバス８に対して発行する。読み出しコマンドに対する応答待ちの間に別のコマンドが受信された場合には、コマンド選択部１２は、当該コマンドの実行が時間差２５以内に完了する場合に限り、当該コマンドを実行すべきコマンドとして選択する。 （もっと読む）

【課題】 マルチレイヤバス構成の各バスレイヤに対して、バスの割当をダイナミックに変更可能にすることにより、バスアクセス時間及びバス占有時間を最小にし、低消費電力化を図ること。
【解決手段】 バス１００は、レイヤ毎のレイヤバス１０１〜１０４から構成されており、ＤＭＡコントローラ１１３、メモリインターフェイス部１１５及びブリッジ１２５が接続されている。バスアービタ１０５は、バス１００の制御を行う。ＣＰＵ１１１、１１２は、バスアービタ１０５により、入出力バスを介してバス１００に接続制御されるように構成されており、バスアービタ１０５の指示により入出力バスのバス幅を変換する。ＤＭＡコントローラ１１３は、ＤＭＡコントローラ１１３のバスも、バスアービタ１０５を介して、バス１００に接続制御されるように構成されている。
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【課題】 システムＬＳＩの個別構成に特化して高性能にできるＯＳを提供する。
【解決手段】 ハード側＝プロセッサ、メモリ、機能回路モジュール、バス、ＣＰＵから制御可能なバスアービタ、を持つシステムＬＳＩ。バスアービタはバス上マスタデバイスに優先順位を付けられる。ソフト側＝マルチタスクＯＳであり、タスクの属性としてマスタデバイス管理属性を有し、カーネルがタスク遷移の際に上記属性値を参照してバスアービタを制御。優先度の高いタスクと連動して機能回路モジュールも高速化。 （もっと読む）

【課題】
適切な調停アルゴリズムでバスの調停を行い、効率よくバスを使用できるバス制御システム及びバス制御方法を提供すること。
【解決手段】
本発明にかかるバス制御システムは、バス１４０に共通に接続されたバスマスタ１０１ａ，１０１ｂ，１０１ｃと、バスマスタ１０１ａ，１０１ｂ，１０１ｃによるバス１４０の使用を調停するアービタ１２０と、バスマスタ１０１ａ，１０１ｂ，１０１ｃからのバス使用要求をアービタ１２０が許可する順番を規定する調停アルゴリズムを切り替えるＣＰＵ１と、を備えるものである。 （もっと読む）

【課題】
簡易な構成で、優先順位を確保しつつ全てのバスマスタが必ずリソースにアクセスできるとともに、バス占有率を容易に計算することができるバス調停装置及びバス調停方法を提供すること。
【解決手段】
本発明にかかるバス調停回路１００は、バスマスタ１〜６のそれぞれを第１階層ＲＲ１，第２階層ＲＲ２に階層化する階層情報設定部１１１と、
第１階層ＲＲ１のバスマスタのいずれかもしくは第２階層ＲＲ２を選択する第１階層選択部１１１と、第１階層選択部１１１が第２階層ＲＲ２を選択した場合に、第２階層ＲＲ２のバスマスタのいずれかを選択する第２階層選択部１１２と、第１階層選択部１１１もしくは第２階層選択部１１２が選択したバスマスタのバスアクセスを許可する選択信号出力部１３０と、を有するものである。 （もっと読む）

【課題】 簡素な構成で、複数のコントローラ間での排他処理によるバス効率の低下を抑制することができるデータ処理装置を提供する。
【解決手段】 複合装置１０において、コントローラ１００は、割込要求元および割込要求先毎に割当てられた複数の割込要求領域を含むレジスタ１１０と、信号線１５６ａ〜１５６ｄを介して各割込要求先と接続される出力端子１２２ａ〜１２２ｄと、割込要求領域への割込信号発生要求のバス１５０を介した書き込みに伴って、対応する割込要求先に出力端子を介して割込信号を出力する割込信号出力部１２０と、を有し、各コントローラ３００〜５００は、割込情報を記憶するメモリ３１０〜５１０と、割込処理を行う場合、割込要求先のメモリ３１０〜５１０に割込情報を、およびレジスタ１１０における割込要求先に対応する割込要求領域に割込信号発生要求を、バス１５０を介して書き込むＰＣＩＣ３０６〜５０６と、を備える。 （もっと読む）

【課題】 回路規模を増大させることなく、省電力化を実現することができるバスシステムを提供する。
【解決手段】 アクセス量計測部１１１は、各マスタデバイスの所定期間内におけるバス１０へのアクセス量を計測し、消費電力値算出部１１２は、アクセス量計測部１１１によって計測されたアクセス量を用いて所定期間内における各マスタデバイスの消費電力値を算出し、アクセス制限部１１３は、消費電力値算出部１１２によって算出された各マスタデバイスの消費電力値の合計値が予め設定されている値以上になった場合、マスタデバイスからバス１０へのアクセスを制限する。 （もっと読む）

【課題】 信号遅延の削減を図る。
【解決手段】 ＣＰＵ１１と周辺回路３１〜３４とを接続するバスシステムにおいて、周辺回路３１〜３４とＣＰＵ１１との間で信号の送信又は受信を行うフリップフロップ４１〜４４と、該フリップフロップ４１〜４４をシフトレジスタが構成されるように接続する接続手段５１、５２とを備え、ＣＰＵ１１を周辺回路３１〜３４の内の最も高速応答が要求される周辺回路３１に対応するフリップフロップ４１に接続する。 （もっと読む）

【課題】 この発明は、バス・ブリッジにＩＥＥＥ １３９４に準拠したバスとの異なる動作バスとが接続されている場合に、ＩＥＥＥ １３９４以外のバスにアクセス権が亘らない状況を回避することを目的とする。
【解決手段】 システム内のローカルバスである１次側バスと２次側のバスに相当するバスとのインターフェースを行うブリッジデバイスであり、かつ１デバイスで２種類以上の異なる動作をサポートし、そのうちの１種類がＩＥＥＥ １３９４に準拠したシリアルバスであるバス・ブリッジのアビトレーション方法であって、２次側のアービトレーションの状態にかかわらず、１次側から２次側へのアクセスの場合はそのアクセスを最優先することを特徴とする。 （もっと読む）

【課題】揮発性メモリから不揮発性メモリへのバックアップ処理の時間を短縮し、かつ、回路規模を縮小することができるようにする。
【解決手段】メモリバス２６はシリアル伝送方式となっている。複数の揮発性メモリ２２Ａ〜２２Ｃは、シリアル信号及びパラレル信号の何れか一方から他方への変換を行うメモリインタフェース部２０Ａ〜２０Ｄを介してメモリバス２６に接続される。外部インタフェース部１８は、外部と複数の揮発性メモリ２２Ａ〜２２Ｃの少なくとも一つとの間で外部データ転送を実行しているときに、揮発性メモリと不揮発性メモリ２２Ｄとの間でメモリ間データ転送を実行する。その際に、メモリバス２６の空き伝送帯域を用いてメモリ間データ転送を実行することにより、外部データ転送とメモリ間データ転送とを並列に実行し、バックアップ処理時間を短縮する。 （もっと読む）

【課題】 システム設計の難解化を抑制しつつ、所定のバスマスタに対する帯域保証を行う。
【解決手段】 調停回路４２は、バス回路を介したデータ転送を制御するバスマスタの各々がデータ転送要求を出力すると、該出力を行っているバスマスタ毎に設定される各優先度に基づいて、いずれか一つのバスマスタによるデータ転送を実行させる構成である。さらに、調停回路４２には、帯域保証要求を出力しているバスマスタによるデータ転送について、実効帯域を計測する帯域測定回路５２と、上記計測された実効帯域に応じて上記帯域保証要求を出力しているバスマスタに設定される優先度を変更する優先度判定回路５１と、を含む。 （もっと読む）