【課題】超多画素のＣＣＤセンサーを複数の撮像領域に分割し、各撮像領域に対応してサブＣＰＵを設け、メインＣＰＵが各サブＣＰＵを制御するようにし、所定の動作レートで画像処理が可能な撮像装置におけるデータ通信調停方式及びそのデータ通信調停回路を提供する。
【解決手段】メインＣＰＵ１に対しサブＣＰＵ３が少なくとも二つ備えられ、メインＣＰＵ１からサブＣＰＵ３の何れかにデータを送信する際、メインＣＰＵ１が選択したサブＣＰＵ３の受信状態を示すサブステータス信号によりデータの送信が確実な行われたか否かを検出し、かつサブＣＰＵ３からメインＣＰＵ１に処理済み画像のデータを送信する際は、サブＣＰＵ３の送信要求信号を調停回路４で受けて調停回路４から主送信要求信号をメインＣＰＵ１に送信し、サブＣＰＵ３から優先順位に従ってメインＣＰＵ１に処理済み画像のデータを送信するようにしたデータ通信調停方式である。 （もっと読む）

バス・マスタ（１２）は現在待ち状態にあるアクセスの１つまたは複数の特性に基づいて現在待ち状態にあるアクセスを選択的に取り消す。このようにして、バス・マスタはバス・マスタのアクセス要求をより良好に制御する。１つまたは複数の特性は、例えば、アクセス・タイプ（例えば、読み取り／書き込み、命令／データ、バースト／非バーストなど）、アクセスのシーケンスまたは順序、アクセスされるアドレス（例えば、いずれのアドレス範囲がアクセスされるか、またはいずれのデバイスがアクセスされるか）、取り消しを要求しているバス・マスタ（例えば、マルチマスタ・システムにおける）、およびこれらの任意の組合せを含む。また、バス調停（２１６）も、現在待ち状態にあるアクセス要求または後続のアクセス要求の１つまたは複数の特性に基づいて後続のアクセス要求を優遇して現在待ち状態にあるアクセス要求を選択的に取り消す。それらの特性は、上にリストアップした特性のいずれか、要求側マスタの優先順位（例えば、要求側マスタ間の優先順位デルタ）、要求側マスタの他の属性、またはこれらの任意の組合せを含む。
（もっと読む）

【課題】 複数の回路モジュールがバスで接続されたＬＳＩにおいて、バス回路やある特定の処理回路の混雑が生じても、システムオンチップの潜在性能を十分に引き出せるデータ処理装置を提供する。
【解決手段】 アクセスが集中するバス回路回路ＳＢＳ、ＰＢＳ１，２及びスレーブ回路に状態監視機構ＥＳＢＳ，ＥＰＢＳ１，２を設ける。状態監視機構はクロック制御回路ＣＰＧなどのシステム制御回路や、ＣＰＵコアなどマスタ回路に、得られた状態を通知する機構を有し、更に、マスタ回路にはバス回路やスレーブ回路に処理の優先順位を通知するための優先順位を動的に切替できる機構ＰＲＩＯが設けられる。 （もっと読む）

アドインボード上のＰＣＩデバイスやカードデバイスを制御するために用いられるデバイスコントローラである。マスタデバイスを含む複数のデバイスをアドインボード上に搭載し、かつ、それらのデバイスの動作を円滑に制御することでマルチファンクションのＰＣＩデバイスまたはカードデバイスを構築するために、デバイスコントローラ（１）に、デバイス（Ｄ１〜Ｄ８）からのバスマスタ要求に対応するバスアービタ回路（１７）を設け、バスアービタ回路（１７）およびターゲット検出回路（１６）によりイニシエータおよびターゲットを検出させ、バスシーケンサ２に前記検出結果に基づいた適正な手順でバスマスタサイクル等における信号の発行を制御させるとともに、アドインボード（３０）をホスト装置に単一のマルチファンクションデバイスとして認識させる。
（もっと読む）

【課題】複数のバスマスタにおけるバススレーブに対するアクセス要求を調停する際に使用される時間情報を適切に制御することが可能な技術を提供する。
【解決手段】アクセス調停回路ＡＣは、バスマスタＢＭ０，ＢＭ１のそれぞれに対応する記憶回路ＭＥＭ内の許容待ち時間情報に基づいて、バスマスタＢＭ０，ＢＭ１のバススレーブＢＳ０，ＢＳ１に対するアクセス要求の許容待ち時間を更新する。そして、これらの許容待ち時間を比較し、その比較結果に基づいてバスマスタＢＭ０，ＢＭ１のどちらかのアクセス要求を受付ける。また、バスマスタＢＭ０は記憶回路ＭＥＭ内の許容待ち時間情報を制御することができる。 （もっと読む）

【課題】 小規模な回路構成で共有バスの調停を実現すると共に、チップサイズの縮小化に寄与し、更に共有バスを共有するＣＰＵ等の数の変更に対して簡単に対応できる共有バス調停システムを提供することを目的とする。
【解決手段】 システムクロックを発生するシステムクロック発生回路６と、複数のＣＰＵ（１、２及び３）と、各ＣＰＵの駆動条件を記憶するレジスタ２１、２２及び２３と、ＣＰＵ１、２及び３に共有される共有バス８と、システムクロックに同期してカウント値を更新するカウンタ７とが備えられている。各ＣＰＵは、カウント値が自身の駆動条件を満たす時に共有バス８の使用権を獲得し、駆動条件の夫々は、同一のカウント値に対して２以上のＣＰＵの駆動条件が同時に満足することがないように定められている。 （もっと読む）

【課題】 システムのスループットを低減させることなくデータ転送を効率よく行わせ、かつＣＰＵ及びＤＭＡ制御部による外部メモリへのアクセス競合を確実に調停する。
【解決手段】 外部メモリ１０９との間のデータ転送をＣＰＵ１０２の動作と独立して行うＤＭＡ制御部１０６及び外部バスインタフェースユニット１０７を内蔵するコンピュータシステムシにおいて、ＤＭＡ制御部１０６の制御による外部メモリ１０９とのデータ転送をＤＭＡ制御部１０６と外部バスインタフェースユニット１０７との間に設けたローカルバス１１０を通して行い、ＣＰＵの制御下での外部メモリとのデータ転送及びＤＭＡ制御部の制御下での外部メモリとのデータ転送に対する優先順位を外部バスインタフェースユニットに設けた転送順位設定手段１１１により設定する構成にした。 （もっと読む）

複数の処理モジュールＭ，Ｓと、第１のモジュールＭと少なくとも一つの第２のモジュールＳとの間に少なくとも一つの接続を設けるネットワークＮ，ＲＮとを備えた集積回路が設けられる。前記接続は、前記第１のモジュールから前記第２のモジュールへの送信メッセージと、前記第２のモジュールから前記第１のモジュールへの応答メッセージとを有する。前記集積回路は、前記第１および第２のモジュールＭ，Ｓにより交換されたデータをドロップする少なくとも一つのドロップ手段ＤＭを備えている。したがって、トランザクション完了のための代替の方式が設けられ、完全かつ中間のトランザクションの完了は、特定の場合のみに適用される。本発明は、特定の場合にデータのドロップを許容させるアイデアに基づいている。
（もっと読む）

【課題】ＣＰＵがアクセスするアドレスや時間で優先順位を変化させることで、画像形成装置のパフォーマンスをソフトウェアも含めて改善すること。
【解決手段】本発明のメモリ制御装置は、ＣＰＵ１０と、ＣＰＵ１０のアクセス先のアドレスを監視し、所定のアドレスの場合に優先順位変更指示を出力するアドレスＲ／Ｗ監視部１４と、ＣＰＵ１０および少なくとも１つのＤＭＡ２２・２４によるメモリ３１へのアクセスを所定の優先順位に従って制御するアービタ２０と、前記優先順位変更指示を受け取った場合に、所定の時間の間前記優先順位を変更する優先順位設定部２１と、を備える。 （もっと読む）

本発明は効率的で柔軟性のあるメモリアクセス制御を行う電子機器とその対応する方法に関する。本発明に従う電子機器（及びその対応する方法）は、少なくとも１つのメモリアクセスユニットと少なくとも１つの物理的なメモリモジュールを有するメモリとに接続され、その機器は、少なくとも１つのシステムバスを介して少なくとも１つのメモリアクセスユニットと前記少なくとも１つの物理的なメモリモジュールとに接続される少なくとも１つのアクセスチャネル回路を有し、前記アクセスチャネル回路は、前記メモリの少なくとも一部への前記少なくとも１つのメモリアクセスユニットによるメモリアクセスを提供する。このようにして、同時／並列的メモリアクセスが達成される、効率的で柔軟性の高いメモリアクセスが提供される。本発明によって提供されたスケーラビリティにより、メモリコントローラ／メモリアクセスの方法の特定の実施例が適切なニーズ（速度や柔軟性など）に調整されることが可能になる。さらに、メモリアクセス機器間での競合の危険性の削減やその危険性をなくすことが可能になる。また自動データ転送／プリフェッチが提供され、データ転送を高速化する。本発明はまた、プログラムを有するコンピュータ可読媒体に関する。そのプログラムにより、コンピュータは本発明の方法及び移動体通信端末における機器／方法の利用を行うことが可能になる。
（もっと読む）

【課題】 パイプライン構成のモジュールのストールを回避または軽減するか、またはストールの影響を軽減させ、高速なグラフィックオブジェクト処理装置を提供する。
【解決手段】 本発明は、ラスター画素イメージを形成するべくグラフィックオブジェクトの任意の属性に関して所定の処理を行うグラフィックオブジェクト処理装置であって、前記グラフィックオブジェクトの任意の属性に関する複数の処理を行う複数の処理手段と、前記複数の処理手段のそれぞれからのバスアクセスを調停するバスアクセス調停手段と、を備える。そして、バスアクセス調停手段は、さらに、前記複数の処理手段からのバスアクセス要求を調停結果に基づいてシステムバスに転送するバスインタフェース手段と、前記複数の処理手段それぞれの負荷状態を検出する状態検出手段と、前記状態検出手段による検出結果に基づいてバス調停アルゴリズムを実行し、前記バスインタフェース手段を制御する制御手段とを有している。 （もっと読む）

【課題】 使い勝手のよいシングル・チップ・データ処理装置とデータ処理システムを提供する。
【解決手段】 外部インターフェイス回路により、データ処理装置がモード端子を介して受けたバス使用権制御信号にしたがってスレーブ・モードで動作するとき、第１端子をバス使用権要求信号を出力する為の端子とし、第２端子をバス使用許可信号を受けるための端子として利用できるように設定する。上記外部インターフェイス回路は、上記データ処理装置が上記モード端子を介して受けたバス使用権制御信号にしたがってマスター・モードで動作するとき、上記第１端子をバス使用許可信号を出力する為の端子とし、上第２端子をバス解放要求を受ける為の端子として利用できるように設定する。 （もっと読む）

【課題】転送元からのデータ転送要求に対して異なったバスを介したデータ転送を行うことができるデータ転送制御装置を提供することを目的とする。
【解決手段】外部２０からデータを受信した場合にデータ転送要求信号ＤＲＥＱを出力する外部接続手段１６と、データ転送要求信号ＤＲＥＱを受信した場合に、外部接続手段１６から第１のバス１１を介して当該第１のバス１１に接続された第１の格納手段１３にデータを転送する第１の転送手段１７と、データ転送要求信号ＤＲＥＱを受信した場合に、外部接続手段１６から第２のバス１２を介して当該第２のバス１２に接続された第２の格納手段１４にデータを転送する第２の転送手段１８と、外部接続手段１６が出力したデータ転送要求信号ＤＲＥＱを第１又は第２の転送手段１７，１８の何れか一方に受信させる制御手段１５と、を備えるデータ転送制御装置。 （もっと読む）

【課題】 外部記憶装置にそなえられた複数の論理デバイスに対して入出力要求を行なうことにより複数のパスを使用してデータ転送を行なう際に、論理デバイスに要求されるアクセスレスポンスの速度に応じて、論理デバイスのアクセスレスポンス性能の低下を抑止できるようにする。
【解決手段】 外部記憶装置にそなえられた複数の論理デバイスと、これら複数の論理デバイスに対して入出力要求を行なう入出力要求装置との間で複数のパスを使用してデータ転送を行なうデータ転送方法において、複数の論理デバイスの優先度を設定する第１ステップＳ１０と、この第１ステップＳ１０で設定された優先度に基づいて論理デバイス毎に各パスの使用比率を設定する第２ステップＳ２０と、この第２ステップＳ２０で設定された使用比率になるように各パスを使用してデータ転送を行なう第３ステップＳ４０，Ｓ５０とを含むようにする。 （もっと読む）

【課題】調停装置、調停方法、調停方法のプログラム、調停方法のプログラムを記録した記録媒体及び電子スチルカメラに関し、例えば複数の処理回路でメモリを共用する構成に適用して、メモリ等へのアクセス権を複数の処理回路に適切かつ効率良く設定することができるようにする。
【解決手段】 本発明は、優先順位に従ってアクセス権を設定することを前提にして、基準回路からのアクセス要求と、基準回路より優先順位の低い処理回路からのアクセス要求とが競合した場合に、基準回路へのアクセス権の設定回数に対する優先順位の低い処理回路へのアクセス権の設定回数が、事前の帯域制限値に応じた値となるようにアクセス権を設定する。 （もっと読む）

データ転送のスループットの向上を図りながらも、各バスマスタがバス使用許可を取得するまでの待ち時間を極力短縮でき、かつ、バス使用効率の向上を図ることができるバス調停装置を提供する。バスマスタは、リード／ライトを行うデータのサイズを示すサイズ信号（例えばＣＤＳＺ）を与える。ステートマシン１５５は、サイズ信号に応じた数のバスサイクルを与えるので、バスマスタは、データを連続してリード／ライトできる。バスマスタが要求したサイズに応じた数のバスサイクルを単位として、必ず調停動作が行われる。サイズ信号はバスマスタが発行するので、データ転送に必要充分なサイズ情報の発行が可能であり、そうすると、ステートマシン１５５は、バスサイクルの最適な数を設定できる。

（もっと読む）

無線周波数信号で動作する無線周波数回路と、無線周波数回路に結合されたデジタル処理回路とを含む通信装置。デジタル処理回路は、共有バスに結合された複数のバス・マスタを含む。バス・アービタが、第１のバス・マスタと１つまたは複数の他のバス・マスタによるバスへのアクセス要求の間を調停するために提供される。１つまたは複数の他のバス・マスタによるバスへのアクセスが、ＲＦ回路の動作モードの変更を示す信号に応答して制限される。特定の一実装では、通信装置は、無線周波数回路がアクティブなときにデジタル処理回路がシャットダウン・モードに置かれ得る、時間領域分離を使用する。
（もっと読む）

データバスの参加部の周期的で且つ競合のないデータ通信を実施するための方法であって、それらの参加部が、参加部サイクルインターバル範囲内の重なり合わない時間間隔内でデータを送信し、課題を処理し、またそれらの参加部には、プランニング段階において参加部サイクルインターバル範囲内の固定の送信時間スロットが割り当てられる、前記方法において、参加部の課題処理が参加部サイクルインターバル範囲内のアプリケーション時間インターバル範囲内だけで実施され、プランニング段階において各参加部の送信時間スロットが、アプリケーション時間インターバルに対してディスジョイントされた、参加部サイクルインターバル範囲内の送信時間インターバル範囲内で選択され、そして、選択された送信時間スロットが、参加部に対し、後続する初期化段階において通知される。
（もっと読む）

相互接続が複数のイニシエータネットワークの資源と複数の目標ネットワークの資源に結合する種々の方法及び装置が記載される。相互接続は、回路の第１ステージ、回路の第２ステージ、アービトレーションコントローラを含む。回路の第１ステージは、複数のイニシエータネットワークの資源からトランザクションを受け取る。回路の第２ステージは、トランザクションを相互接続に接続している複数の目標ネットワークの資源に渡す。アービトレーションコントローラは、目標ネットワークの資源の１つ又はそれ以上に向けられた複数のイニシエータネットワーク資源からトランザクションをアービトレートする。目標ネットワーク資源は、アービトレーションコントローラにトランザクションをサービスするためにその可用性を示す。アービトレーションコントローラは、イニシエータネットワーク資源からの、現在利用できない目標ネットワークの資源向けのトランザクションをアービトレーションプロセスからフィルタアウトする。 （もっと読む）

【課題】ＤＭＡコントローラ等のＣＰＵ以外のバスマスタからのバス使用権要求によりＣＰＵにおける処理が滞ってシステムのスループットが低下するのを防止できるシングルチップマイコンを実現する。
【解決手段】ＣＰＵ優先レベル制御回路（１１９）を設け、そこに設定された優先レベルを示す信号をＣＰＵ以外のバスマスタ（ＤＭＡコントローラ１１３，１１５）に供給して、当該ＣＰＵ以外のバスマスタに設定されている優先レベル（比較基準値）とＣＰＵのその時点の優先レベルとを比較して動作（ＤＭＡ転送）を開始するか否か判定するように構成した。 （もっと読む）