【課題】エミッタ電極の膜厚が均一であり、このために素子特性のばらつきが少ない特性が良好な半導体装置を提供する。
【解決手段】Ｓｉ基板１上のＮ−ｈｉｌｌ層１１と、Ｎ−ｈｉｌｌ層１１を囲む素子分離領域であるシャロートレンチアイソレーション６に開口されたオープン領域２１と、を備えたＨＣＢＴ１００を含む半導体装置において、オープン領域２１上に面方位のないアモルファスＳｉ膜３０，３１を形成する。アモルファスシリコン膜３０、３１を、Ｎ−ｈｉｌｌ層１１がアモルファスシリコン膜３０、３１から露出する厚みにまでエッチングして電極とする。 （もっと読む）

【課題】高周波帯域で動作する半導体装置の特性の低下を抑制しつつ、製造コストを低減できる半導体装置及びその製造方法を提供する。
【解決手段】本発明に係る半導体装置１００は、電界効果型トランジスタと、ヘテロ接合バイポーラトランジスタと、ヘテロ接合バイポーラトランジスタのＧａＡｓベース層７を用いて形成されたベースエピ抵抗素子２８と、電界効果型トランジスタのＩｎＧａＡｓチャネル層４を用いて形成された配線部２６と、配線部２６とベースエピ抵抗素子２８とを絶縁する高抵抗化領域２７と、配線部２６の水平方向の周囲を囲う絶縁性の素子分離領域２４とを含む。また、ベースエピ抵抗素子２８は、半絶縁性ＧａＡｓ基板１の主面に垂直な方向から見て、配線部２６と交差しているベースエピ抵抗素子領域２９を有する。 （もっと読む）

【課題】電力増幅モジュールの放熱特性を向上させる。
【解決手段】電力増幅モジュールに用いられる電力増幅回路用のＬＤＭＯＳＦＥＴ素子が形成された半導体チップにおいて、ＬＤＭＯＳＦＥＴ素子用の複数のソース領域、複数のドレイン領域および複数のゲート電極３９が形成されたＬＤＭＯＳＦＥＴ形成領域上に、ソース用バンプ電極ＢＰＳを配置する。ソース用バンプ電極ＢＰＳは、アルミニウムを主体とするソース用パッドＭ３Ｓ上に、ソース用パッドＭ３Ｓよりも厚くかつ銅を主体とするソース用導体層ＣＮＤＳを介して形成する。ソース用バンプ電極ＢＰＳとソース用導体層ＣＮＤＳの間には樹脂膜は介在していない。 （もっと読む）

【課題】エミッタ接地直流増幅率のばらつきを低減し、かつ抵抗の増大を防止できる、信頼性に優れるバイポーラトランジスタを得ること。
【解決手段】本発明は、Ｎ−型エピ層３ａやＰ−型シリコン基板１ａを含む半導体基板、Ｎ＋型ポリシリコン層２１ａ、タングステン層２５、シリサイド層２７ａ、シリサイド層３９ａ、ベース電極３６ａ、エミッタ電極３６ｂ及びコレクタ電極３６ｃを少なくとも備える。半導体基板上に形成されたＮ＋型ポリシリコン層２１ａはシリサイド層２７ａに覆われる。シリサイド層２７ａ上の形成されたタングステン層２５はシリサイド層３９ａに覆われる。 （もっと読む）

【課題】耐破壊性に優れたヘテロ接合バイポーラトランジスタを提供する。
【解決手段】サブコレクタ層と、第１コレクタ層、第２コレクタ層、第３コレクタ層及び第４コレクタ層を有しサブコレクタ層上に形成されたコレクタ層と、コレクタ層上に形成されたベース層と、ベース層上に形成され、ベース層を構成する半導体よりも大きなバンドギャップを有する半導体から構成されるエミッタ層とを備え、第１コレクタ層は、第２コレクタ層、第３コレクタ層及び第４コレクタ層を構成する半導体と異なる半導体から構成されてサブコレクタ層上に形成され、第４コレクタ層は、第２コレクタ層の不純物濃度よりも低い不純物濃度で第１コレクタ層上に形成され、第２コレクタ層は、サブコレクタ層の不純物濃度よりも低く第３コレクタ層の不純物濃度よりも高い不純物濃度で第４コレクタ層上に形成され、第３コレクタ層は、第２コレクタ層とベース層との間に形成される。 （もっと読む）

【課題】ボンディングパッドの剥がれを防止し、かつボンディングパッド間におけるリーク電流の発生を防止することができる半導体装置及びその製造方法を提供すること。
【解決手段】ＨＢＴ（ヘテロ構造バイポーラトランジスタ）が構成要素の１つとして集積された半導体装置１１０は、半絶縁性ＩｎＰ基板１１上に、順次、エッチングストップ層１２、コレクタコンタクト層１３、コレクタ層１４、傾斜コレクタ層１５、セットバック層１６、ベース層１７が形成された構成を有し、ベース層１７はＩｎＧａＡｓで構成された薄膜であってＰを含まず、このベース層１７上にＳｉＮ２３が形成され、ＳｉＮ２３上にボンディングパッド２５が形成された構成を有する。 （もっと読む）

【課題】エミッタ電極−コレクタ電極間において、低電圧で大電流変調を可能とするトランジスタ素子を提供する。また、そうしたトランジスタ素子の製造方法、また、そのトランジスタ素子有する発光素子及びディスプレイを提供する。
【解決手段】エミッタ電極３とコレクタ電極２との間に、半導体層５（５Ａ，５Ｂ）とシート状のベース電極４が設けられているトランジスタ素子により、上記課題を解決する。半導体層５は、エミッタ電極３とベース電極４との間及びコレクタ電極２とベース電極４との間に設けられて、それぞれ第２半導体層５Ｂ及び第１半導体層５Ａを構成し、さらに、ベース電極の厚さが８０ｎｍ以下であることが好ましい。また、少なくともエミッタ電極とベース電極との間又はコレクタ電極とベース電極との間には、暗電流抑制層が設けられていてもよい。 （もっと読む）

【課題】 ＣＭＯＳデバイスのプロセスで、副産物的に作成できる縦型ＰＮＰトランジスタ等のバイポーラトランジスタに有効利用する。
【解決手段】 Ｎ―ＭＯＳトランジスタは、Ｐ型ウエル３２−１にドレイン領域３７、ソース領域３８、及びチャネルストッパー３９として形成される。Ｐ−ＭＯＳトランジスタは、半導体基板３１−１の表面に、ドレイン領域４０、ソース領域４１、及びチャネルストッパー４２として形成される。チャネルストッパー４２と同時に、すなわち同じ工程で、ｐ型ウェル３２−２にはバイポーラトランジスタを形成するベース領域４３が形成される。また、Ｐ−ＭＯＳトランジスタのドレイン／ソース領域４０，４１と同時に、バイポーラトランジスタのエミッタ領域４９及びコレクタ領域の電極取り出し部４８が形成される。 （もっと読む）

【課題】 ２層の電極構造を有するディスクリート型バイポーラトランジスタでは、２層目のベース電極下方に１層目のエミッタ電極が配置され、２層目のエミッタ電極下方に１層目のベース電極が配置される。このため電極の引き回しによる水平方向の配線抵抗がチップ内で不均一となり、電流容量が大きくできない問題があった。
【解決手段】 １層目の第１エミッタ電極を島状に設け、第１ベース電極をこれらの周りを囲む平板状とする。２層目の第２エミッタ電極は、全ての第１エミッタ電極を覆う平板状に設け、第２ベース電極は第２エミッタ電極の周囲に枠状に設ける。第１エミッタ電極はその直下に設けた第２コンタクトホールを介してエミッタ領域とコンタクトし、直上に設けた第２スルーホールを介して第２エミッタ電極とコンタクトする。これにより電極の引き回しによる水平方向の配線抵抗を均一にできる。 （もっと読む）

【課題】 ２層の電極構造を有するディスクリート型バイポーラトランジスタでは、２層目のベース電極下方に１層目のエミッタ電極が配置され、２層目のエミッタ電極下方に１層目のベース電極が配置される。このため電極の引き回しによる水平方向の配線抵抗がチップ内で不均一となり、電流容量が大きくできない問題があった。
【解決手段】 ベース領域を第１コンタクトホールを介して１層目の第１ベース電極と接続させ、第１ベース電極を第１スルーホールまたは第２スルーホールを介して２層目の第２ベース電極１６と接続させる。エミッタ領域を第２コンタクトホールを介して１層目の第１エミッタ電極と接続させ、第１エミッタ電極を、第２ベース電極の第２開口部、第３スルーホールを介して、３層目の第２エミッタ電極と接続させる構成とする。これにより各セルの配線抵抗のばらつきを略均一軽減できる。 （もっと読む）

【課題】 ２層の電極構造を有するディスクリート型バイポーラトランジスタでは、２層目のベース電極下方に１層目のエミッタ電極およびベース電極が配置される。１層目の電極は２層目の電極よりその厚みが薄く、第２ベース電極下方の動作領域（エミッタ領域）から１層目のエミッタ電極を経由して、２層目のエミッタ電極へ流れる電流経路は、ほぼ真上に電流が引き上げられる第２エミッタ電極下方の電流経路と比べて抵抗が高くなり、チップ内の電流密度が不均一になる問題があった。
【解決手段】 第１ベース電極および第１エミッタ電極を全て短冊状に形成し、交互に平行して配置し、第２エミッタ電極の面積を第２ベース電極の面積より拡張する。これにより、エミッタ領域から第１エミッタ電極を介して第２エミッタ電極まで略真上に引き上げられる電流経路が増加するので、チップ全体の電流密度が不均一になることを回避できる。 （もっと読む）

【課題】２層の電極構造の絶縁膜の厚み分の段差に基づく固着不良を回避したディスクリート型バイポーラトランジスタを提供する。
【解決手段】１層目のエミッタ電極７の上下に設けられるエミッタコンタクトホールＣＨ２とエミッタスルーホールＴＨ２を非重畳とし、１つのエミッタ電極７についてエミッタコンタクトホールＣＨ２とエミッタスルーホールＴＨ２互いに離間して複数配置する。これにより、２層目のエミッタ電極１７表面では、最大でも、膜厚が厚い絶縁膜に設けられたエミッタスルーホールＴＨ２の段差の影響しか及ばず、２層目の電極表面の平坦性が向上する。これにより金属プレートの固着不良を回避できる。 （もっと読む）

【課題】自己発熱および高電流密度動作下においても劣化を生じにくく、高電流密度まで安定して通電可能な高信頼電極を有し、より高い信頼度を達成可能なヘテロ接合バイポーラトランジスタを提供すること。
【解決手段】半導体基板１上に、サブコレクタ層２、コレクタ層３、ベース層４、エミッタ層５およびエミッタコンタクト層６が順次積層されたヘテロ接合バイポーラトランジスタにおいて、エミッタコンタクト層６とエミッタ電極７との間に、Ｍｏの融点以上の融点を有する単体金属または合金からなるバリア金属層１３−２（図２に示す）を有するバリア複合層１３が介在することを特徴とするヘテロ接合バイポーラトランジスタを構成する。 （もっと読む）

【課題】ＳｉＧｅ混晶層を有する半導体装置において、高い高周波特性と安定した低いベースコンタクト抵抗とを得られるようにする。
【解決手段】半導体装置は、Ｎ型のコレクタ層１ａと、コレクタ層１ａの上に形成され、Ｐ型ＳｉＧｅ層３ｂを含む真性ベース層となるＳｉＧｅエピ膜３と、ＳｉＧｅエピ膜３の周囲に形成され、Ｐ型の多結晶シリコン層及びＰ型の多結晶シリコンゲルマニウム層を含むベース引き出し電極４と、ＳｉＧｅエピ膜３の上部に形成されたＮ型のエミッタ層８とを有している。真性ベース層の上部には、Ｓｉ−Ｃａｐ層３ｃが形成されており、エミッタ層８は、Ｓｉ−Ｃａｐ層３ｃの上部に形成された上部エミッタ領域８ｂと、該上部エミッタ領域８ｂの下側に該上部エミッタ領域８ｂと接して形成された下部エミッタ領域８ａとにより構成されている。 （もっと読む）

【課題】バイポーラ・トランジスタの、浅いベース接合形成する方法を提供する。
【解決手段】第１の型のドーパントでドープされた第１の材料層の上に第１の絶縁層２０５を形成し、第一の絶縁膜２０５の厚さを、目標ドーパント・プロファイルに基づいて修正し、ベース不純物を、第１の絶縁層２０５の修正された厚さ、および目標ドーパント・プロフィルに基づいて選択されるエネルギーで注入する。パッド酸化物２０５内での衝突により、注入されたドーパント種をランダム化し、ドーパント・プロファイルの勾配を増大させ、ベース領域２４０のチヤネル効果を低減することができる。 （もっと読む）

【課題】本発明は、高周波帯域で動作する半導体装置の特性向上と製造コストの低減とを両立した半導体装置およびその製造方法を提供する。
【解決手段】同一の半絶縁性ＧａＡｓ基板１上に積層された複数の半導体層を用いて複数の半導体素子が形成された半導体装置１００であって、ＦＥＴ領域２３を用いて形成されたＦＥＴと、ＦＥＴ領域２３と隣接するＨＢＴ領域２２を用いて形成されたＨＢＴと、ＦＥＴ領域２３とＨＢＴ領域２２との間である素子分離領域２４に設けられ、ＦＥＴ領域２３とＨＢＴ領域２２とを分離する分離溝２５とを備え、分離溝２５は、内壁面と該内壁面の端部とに接地電位を有する導電性金属層が形成されることにより、素子分離領域２４を通過する素子間リーク電流を抑制する。 （もっと読む）

【課題】工程数を増加させることなく高速バイポーラトランジスタと高耐圧バイポーラトランジスタを同一半導体基板上に形成し、高耐圧バイポーラトランジスタを使用する回路の歪特性を低減できる半導体装置の製造方法の提供。
【解決手段】半導体基板１０１上に、コレクタの一部となる埋込み領域１０２を、第１、第２のバイポーラトランジスタの形成領域に同一工程で形成し、エピタキシャル層１０４を形成し、第１の縦型バイポーラトランジスタの形成領域においては、埋込み領域１０２をベース形成領域の全体に形成し、第２の縦型バイポーラトランジスタの形成領域においては、埋込み領域１０２をベース形成領域の１箇所に埋込み領域を形成しない領域を有して形成する。第２の縦型バイポーラトランジスタの埋込み領域を形成しない領域では、周囲からの不純物の拡散により、縦方向の拡散拡がり量が連続的に狭くなり、埋込み領域を形成しない領域が形成される。 （もっと読む）

【課題】グラフェントランジスタ及び電子機器に関し、グラフェン膜を用いたチャネル層の特性を各場所で最適化することにより、グラフェントランジスタの性能を向上する。
【解決手段】一層以上のグラフェンからなる炭素膜１２をキャリアが走行する能動領域とするとともに、前記能動領域を構成する前記炭素膜のキャリアの走行方向に垂直な方向の幅を場所によって変化させる。 （もっと読む）

【課題】半導体装置の消費電力が増加してしまうのを抑制することが可能な半導体装置を提供する。
【解決手段】このパワーＭＯＳＦＥＴ１００（半導体装置）は、シリコン基板１に形成され、不純物が導入された埋込ドレイン層２と、埋込ドレイン層２に到達するようにシリコン基板１に形成されるとともに、その内側面に絶縁膜１２が形成された溝部１１と、溝部１１の下端部からさらに下方に突出するように形成された溝部１３と、溝部１１および溝部１３に埋め込まれた導電性部材１４とを備えている。また、埋込ドレイン層２と導電性部材１４とが接している。 （もっと読む）

【課題】バイポーラおよびＭＯＳ、受動素子を含む集積回路の製造方法において、ＭＯＳ、受動素子を絶縁膜で覆った後に、バイポーラのベース以降の工程を行うことを特徴とする半導体装置を提供する。
【解決手段】基板にバイポーラ・トランジスタの能動領域及びＭＯＳ素子の能動領域４１を形成し、能動領域の周りに水平面において絶縁領域８１を形成し、ＭＯＳ素子の能動領域上にＭＯＳゲート領域１１１、１１２を形成し、ＭＯＳゲート領域及びトランジスタの能動領域４１上に絶縁材料層１４１を形成し、絶縁層１４１の残りの部分がバイポーラ・トランジスタの能動領域を部分的に覆うように、絶縁層１４１に開口１４３を形成することにより、トランジスタの能動領域内にベース領域を画定する。絶縁層１４１は、ＭＯＳゲート領域上に残り、後続の製造工程の間ＭＯＳゲート領域を密閉及び保護する。 （もっと読む）