【課題】シリサイドブロック層の除去方法を工夫することで、良好な抵抗値を持つシリサイド層を形成することができる半導体装置の製造方法を得る。
【解決手段】シリサイドブロック層１０を反応性イオンエッチングで除去する際、反応性イオンエッチングの終点検出前よりも反応性イオンエッチングの終点検出後のほうが、イオン引き込み用のバイアス高周波電力の電圧振幅値であるＶｐｐが高くなるように設定する。 （もっと読む）

【課題】寸法を制御すべき部位の寸法調整を可能とする半導体デバイスの製造方法、この方法に好適な半導体デバイスの製造装置を提供する。
【解決手段】開示される半導体デバイスの製造方法は、寸法を制御すべき部位の寸法を測定する寸法測定工程Ｓ８；寸法測定工程Ｓ８において得られた測定値が基準値よりも大きいか否かを判定する判定工程Ｓ９、Ｓ１１；および判定工程Ｓ９、Ｓ１１において測定値が基準値よりも大きいと判定された場合に部位を縮小する第１の工程と、判定工程において測定値が基準値よりも小さいと判定された場合に部位を増大する第２の工程とのいずれかを行う寸法調整工程；を含む。 （もっと読む）

【課題】半導体素子の微細パターン形成方法を提供する。
【解決手段】被エッチング膜を備える基板上のセルブロック３４０内に第１方向に延びる第１部分５４２と、第１部分５４２と一体に形成されて第１方向とは異なる第２方向に延びる第２部分５４４と、をそれぞれ備える複数のモールドマスクパターン５４０を相互平行に配列されるように形成して、モールドマスクパターンブロック５４０Ａを形成するステップと、基板上に複数のモールドマスクパターン５４０それぞれの両側壁及び上面を覆う第１マスク層を形成するステップと、第１マスク層のうち相互隣接する２個のモールドマスクパターン５４０間で、モールドマスクパターン５４０の側壁を覆っている第１マスク層の第１領域は残り、第１マスク層を一部除去して第１マスクパターンを形成するステップと、を含む半導体素子の微細パターン形成方法。 （もっと読む）

【課題】 窒化物半導体結晶から裏面研削、外周研削（チャンファー）、表面研削・研磨してミラーウエハーとする際に、反りが少なく、クラックが発生せず、基板作製プロセス歩留まりが高く、デバイス面内歩留まりが高い加工方法を提案する。
【解決手段】 窒化物半導体ウエハー外周部を０〜４０重量％の酸化物砥粒を含むゴム砥石或いは発泡レジンボンド砥石でチャンファーし、外周部に加工変質層を０．５μｍ〜１０μｍの厚さで残すようにする。 （もっと読む）

【課題】隣接するマスクパターンが揃った状態に形成できるマスクパターンを提供する。
【解決手段】下地層のシリコン酸化膜７上にマスク用の多結晶シリコン膜８を形成する。その上にシリコン酸化膜９を成膜し、リソグラフィ処理でラインパターン９ａに加工し、シリコン窒化膜を膜厚ｄで形成しスペーサ加工する。スペース領域にシリコン酸化膜１２ａを埋め込み、シリコン窒化膜を除去して間隔ｄの空隙部を形成する。ラインパターン９ａ、１２ａを利用してＲＩＥ加工して多結晶シリコン膜８をエッチングし、さらにＣＤＥ加工で横方向にｗだけエッチングする。ラインパターン９ａ、１２ａを除去すると幅寸法Ａのラインパターン８ａを間隔Ｂを存したパターンを得ることができる。 （もっと読む）

【課題】高低差の小さい光学素子を高精度に形成し易い光学素子アレイの製造方法を提供する。
【解決手段】光学基材１１上にフォトレジスト層１５を設け、フォトレジスト層１５を露光及び現像してフォトレジスト層１５表面に凹凸形状部２１を形成し、フォトレジスト層１５及び光学基材１１をエッチングすることで、光学基材１１表面に凹凸形状部２１に応じた形状を有する光学素子１３を形成して光学素子アレイ１０を製造する方法であり、フォトレジスト層１５と光学基材１０との選択比を１未満に調整してエッチングすることにより、凹凸形状部２１の高低差より小さい高低差を有する光学素子１３を形成する。 （もっと読む）

【課題】２回目の露光工程を必要とせずに、微細なパターンを高精度で形成することができ、従来に比べて工程の簡略化と半導体装置の製造コストの低減を図ることのできるパターン形成方法、半導体装置の製造方法及び半導体装置の製造装置を提供する。
【解決手段】エッチングするマスクとなるパターンを形成するパターン形成方法であって、フォトレジストからなる第１パターン１０５を形成する工程と、境界層１０６を第１パターン１０５の側壁部及び頂部に形成する工程と、第２マスク材層１０７を、境界層１０６の表面を覆うように形成する工程と、境界層１０６の頂部が露出するように第２マスク材層１０７の一部を除去する工程と、境界層１０６をエッチングして除去して第２マスク材層１０７からなる第２パターンを形成する工程と、第１パターン１０５及び第２パターンの幅を減少させて所定幅とするトリミング工程とを具備している。 （もっと読む）

【課題】基板上の膜にプラズマエッチングにより平行なライン状のパターンを形成するエッチング方法において、前記パターンの微細化を図ること。
【解決手段】基板上のラインと溝とからなるパターンが形成されたレジストマスクに対して、薄膜の成膜、当該薄膜の異方性エッチングによるラインの両側壁への堆積物の形成、ラインの除去及び堆積物をマスクとした堆積物の下方膜のエッチングからなるダブルパターン形成工程を行って当該下方膜にラインと溝とからなるパターンを形成し、次いで堆積物を除去して更に上記ダブルパターン形成工程を行う。この時、当初のラインの幅と溝の開口幅との比を３：５に設定し、また溝に対応する薄膜の開口幅と、ラインの側壁を覆うように成膜された傾斜部分の幅と、の比がダブルパターン形成工程の１回目においては３：１、２回目においては１：１となるように薄膜を成膜する。 （もっと読む）

【課題】ＣＶＤを使用することなく、被覆されたパターンを形成することが可能な被覆パターン形成方法およびこれを利用してより高密度なパターンを形成するパターン形成方法を提供する。
【解決手段】パターン２を有する熱伝導性基板１に熱重合性組成物を塗布して塗膜３を形成したのち、ベークおよび現像をして被覆パターン７を形成する。このようにして形成された被覆パターン上に無機性組成物膜を形成したのち、エッチングすることによって、より高密度なパターンを形成することができる。 （もっと読む）

【課題】基板上の膜にプラズマエッチングにより平行なライン状のパターンを形成するエッチング方法において、露光解像度以上に微細化したパターンの製造方法を提供する。
【解決手段】基板上の酸化膜２１上に、窒化膜２２、酸化膜２３、窒化膜の３層からなるマスク層を形成する。幅と間隔の等しく形成した窒化膜のマスクパターンの側壁にアモルファスシリコン層を堆積し、異方性エッチングにより側壁膜を形成する。これをマスクとして酸化膜２３をエッチングする。この上にアモルファスシリコン３８を堆積し、異方性エッチングにより側壁膜を形成する。これをマスクとして窒化膜２２をエッチングし、窒化膜２２からなる微細なマスクとする。 （もっと読む）

【課題】 本発明は、トレンチの底面に流動性の第１の絶縁膜を満たし、第２の絶縁膜を形成した後に乾式エッチング工程及び湿式エッチング工程を行ってトレンチの上部の幅を広げながら第２の絶縁膜に含まれるフッ素(Ｆ；fluorine；フローリン)の量を減少させることができる半導体メモリ素子の素子分離膜形成方法を提供することを可能にすることを目的としている。
【解決手段】 トレンチが形成された半導体基板が提供される段階と、トレンチを含む半導体基板上に第１の絶縁膜を形成する段階と、第１の絶縁膜の一部を除去する第１のエッチング工程を行ってトレンチの開口部の幅を広げる段階と、第２のエッチング工程を行って第１の絶縁膜内に含まれた不純物を除去する段階と、第１の絶縁膜を含む半導体基板上に第２の絶縁膜を形成する段階とを含む構成としたことを特徴とする。 （もっと読む）

【課題】フォトレジストパターンの側壁にスペーサ膜を形成し、スペーサをエッチングマスクとして用いて微細金属パターンを形成すると同時に、金属配線の断線部分は前記フォトレジストパターン間の間隔を狭めて前記スペーサが接し合うようにし、微細金属パターンが形成されることを防止する半導体素子の金属配線方法の提供。
【解決手段】半導体基板上に絶縁膜を形成する段階と、前記絶縁膜を含んだ全体構造上に複数（多数）の平行なフォトレジストパターンを形成する段階と、前記フォトレジストパターンの側壁にスペーサを形成する段階と、前記フォトレジストパターンを除去して前記絶縁膜を露出させる段階と、前記露出する絶縁膜をエッチングしてダマシンパターンを形成する段階と、前記スペーサを除去する段階と、前記ダマシンパターンを含んだ全体構造上に金属物質を形成した後、平坦化して金属配線を形成する段階とを含む、半導体素子の金属配線形成方法を提供する。 （もっと読む）

【課題】ネガティブトーンSPT方法を適用するとき、スペーサ蒸着物質の間に形成されたギャップフィルポリ(gap fill poly)の最終プロファイルがラインで形成される基本原理を利用して、相互接続(interconnection)領域の具現が困難なパッドレイアウトを具現することができ、さらに、オーバレイマージンを増大させることができる半導体素子の形成方法を提供することに目的がある。
【解決手段】半導体素子の形成方法は、下部構造物が形成された半導体基板の上部に被食刻層を形成するステップと、被食刻層の上部に第1マスクパターンを形成するステップと、第1マスクパターンを含む被食刻層の上部にスペーサ物質層を均一の厚さに形成するステップと、スペーサ物質層の屈曲した領域上に第2マスクパターンを形成するステップと、第1マスクパターン及び第2マスクパターンを食刻マスクに利用して前記被食刻層を食刻し、微細パターンを形成するステップとを含む。 （もっと読む）

【課題】エッチングされた所望のアスペクト比の提供。
【解決手段】構造を形成するための方法が、基板の表面にわたって少なくとも１つの特徴部を形成するステップを含む。少なくとも１つの特徴部の上には窒素含有誘電体層を形成する。少なくとも１つの特徴部の少なくとも１つの側壁上の窒素含有層の第１の部分を、第１の速度で取り除き、少なくとも１つの特徴部の底部領域に隣接する基板の上の窒素含有層の第２の部分を、第２の速度で取り除く。第１の速度は第２の速度よりも大きい。窒素含有誘電体層の上に誘電体層を形成する。 （もっと読む）

【課題】チャネルが上下方向に形成されるトランジスタアレイ内における各トランジスタの駆動電圧の伝達効率を増大させるための半導体素子及びその製造方法を提供すること。
【解決手段】本発明の半導体素子は、複数の柱パターンと、各々の前記柱パターンを囲むゲート絶縁膜と、各々の前記ゲート絶縁膜を囲み、かつ、隣接する前記ゲート絶縁膜間を連接する導電膜とを備え、該導電膜は、ゲート電極及び配線として機能することを含む。 （もっと読む）

【課題】幅広のパターンと露光技術の解像度の限界以上の超微細パターンとを同時に形成する。
【解決手段】基板Ｗ上に第１のシリコン含有膜３と有機材料膜４と第２のシリコン含有膜５と、細幅と太幅のパターンを有する第１のマスク６ａ、６ｂとを順次形成し、第１のマスク６ａ、６ｂを用いて第２のシリコン含有膜５を細幅と太幅にパターニングし、第１のマスク６ａ、６ｂを除去するとともに有機材料膜４を細幅と太幅にパターニングし、第２のシリコン含有膜５と有機材料膜４と被覆して第３のシリコン含有膜７を形成し、第３のシリコン含有膜７を加工して第２のシリコン含有膜５及び有機材料膜４の側面に側壁を形成し、第２のシリコン含有膜５と該側壁を選択的に被覆する有機材料の第２のマスク８を形成し、第２のマスク８を用いて細幅にパターニングされた第２のシリコン含有膜５を除去し、細幅にパターニングされた有機材料膜４と第２のマスク８を除去する。 （もっと読む）

【課題】使用済みの半導体ウエハを、より少ない損失量で使用済み半導体ウエハや基板を再生する技術を提供すること。
【解決手段】（ａ）表面に機能層を有する使用済みの半導体ウエハ１を粗削りし、機能層を除去する工程と、（ｂ）粗削りした半導体ウエハ１の表面に、ドライエッチングにより除去可能な保護層２を形成する工程と、（ｃ）保護層２を形成した半導体ウエハ１をドライエッチングし、保護層２と、ウエハ１表面のうち保護層２により被覆されずに露出する部分とを除去する工程と、（ｄ）ドライエッチングした半導体ウエハ１の平坦度を計測する工程と、を含み、（ｄ）工程において所望の平坦度が得られない場合、所望の平坦度が得られるまで（ｂ）から（ｄ）までの工程を繰り返す。 （もっと読む）

【課題】マトリックス状に配列された露光装備の解像度限界以下の活性領域を定義するためのハードマスクパターンの形成方法を提供する。
【解決手段】半導体基板１０１上に、ハードマスク膜１０３と第１のマスクパターン１０５を形成する。第１のマスクパターンと交差する第１のパターンと、第１のマスクパターン間に位置する第２のパターンを含む第２のマスクパターン１０７を形成する。第１のパターン間に第３のマスクパターンを形成する。第１のパターンと第１のマスクパターンが交差する領域に第１のマスクパターンが残留し、第１のパターンと第２のパターンが交差する領域に第２のパターンが残留するようにエッチングを行う。残留する第１のマスクパターン及び第２のマスクパターンをエッチングマスクとして用い、ハードマスクパターンを形成する。 （もっと読む）

【課題】平面上で垂直方向と水平方向にライン状のパターニング工程のみを行って露光装備の解像度以下に稠密に配列されたハードマスクパターンを形成すること。
【解決手段】半導体基板上に第２のハードマスクパターン１０７ａを形成する段階と、第２のハードマスクパターン１０７ａと交差する第１のパターン１１５ａと第２のハードマスクパターン１０７ａ間に位置する第２のパターン１１５ｂを含む第３のハードマスクパターンを形成する段階と、第１のパターン１１５ａ間に第４のハードマスクパターン１２３ａを形成する段階と、を含む半導体素子のハードマスクパターン形成方法。 （もっと読む）

【課題】従来に比べて工程の簡略化と製造コストの低減を図ることができ、生産性の向上を図ることのできる半導体装置の製造方法、半導体装置の製造装置、制御プログラム及びプログラム記憶媒体を提供する。
【解決手段】フォトレジスト１０３のパターンの上にＳｉＯ₂膜１０４を成膜する成膜工程と、ＳｉＯ₂膜１０４をフォトレジスト１０３のパターンの側壁部にのみ残るようにエッチングするエッチング工程と、フォトレジスト１０３のパターンを除去してＳｉＯ₂膜１０４のパターンを形成する工程とを具備している。 （もっと読む）