パターン形成方法、半導体製造装置及び記憶媒体
【課題】基板上の膜にプラズマエッチングにより平行なライン状のパターンを形成するエッチング方法において、露光解像度以上に微細化したパターンの製造方法を提供する。
【解決手段】基板上の酸化膜２１上に、窒化膜２２、酸化膜２３、窒化膜の３層からなるマスク層を形成する。幅と間隔の等しく形成した窒化膜のマスクパターンの側壁にアモルファスシリコン層を堆積し、異方性エッチングにより側壁膜を形成する。これをマスクとして酸化膜２３をエッチングする。この上にアモルファスシリコン３８を堆積し、異方性エッチングにより側壁膜を形成する。これをマスクとして窒化膜２２をエッチングし、窒化膜２２からなる微細なマスクとする。
【解決手段】基板上の酸化膜２１上に、窒化膜２２、酸化膜２３、窒化膜の３層からなるマスク層を形成する。幅と間隔の等しく形成した窒化膜のマスクパターンの側壁にアモルファスシリコン層を堆積し、異方性エッチングにより側壁膜を形成する。これをマスクとして酸化膜２３をエッチングする。この上にアモルファスシリコン３８を堆積し、異方性エッチングにより側壁膜を形成する。これをマスクとして窒化膜２２をエッチングし、窒化膜２２からなる微細なマスクとする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パターン形成方法、半導体製造装置及び前記方法を実行するコンピュータプログラムを格納した記憶媒体に関する。
【背景技術】
【０００２】
一般に半導体装置の製造工程においてはフォトリソグラフィ技術を利用して被処理基板である半導体ウエハ（以下、ウエハという。）上に多層化された微細な配線構造を形成している。フォトリソグラフィ技術においては、例えば絶縁膜などの被エッチング膜の上層に開口部を備えたマスクを積層し、この開口部を介して被エッチング膜をエッチングした後、このマスクを除去することにより配線構造をパターニングしている。
【０００３】
前記マスクは例えばウエハ表面に感光性の樹脂からなるレジスト膜を塗布し、露光、現像工程を経てこのレジスト膜に上述の配線構造に対応した開口部をパターニングすることにより形成される。従って前記露光工程に用いられる露光装置の解像度によって配線構造の微細さが影響を受けることになり、露光の線幅は配線の線幅に略等しくなる。
【０００４】
半導体装置の一例としてＮＡＮＤ型フラッシュメモリの回路構造を図に示す。図１４（ａ）は上側から前記回路構造を見た図であり、図１４（ｂ）は図１３（ａ）におけるＡ−Ａ矢視断面図である。図中１１はワード線と呼ばれる基板１０表面に直線上に複数形成された積層構造を有する膜であり、上側から見ると互いに並行するように形成されている。図１４（ｂ）に示すようにワード線１１は、例えば酸化シリコン膜１５、ポリシリコン膜１６、ＯＮＯ膜１７、ポリシリコン膜１８が下からこの順に積層されて構成されている。
【０００５】
また基板１０表面には前記ワード線１１間を跨ぐように導体であるシリコン膜１２が多数形成され、これらシリコン膜１２はワード線１１と直交するように配列されており、アクティブと呼ばれる互いに並行する電気が流れる複数のライン１２Ａを形成している。そして、図１４（ａ）において点線で囲ったシリコン膜１２の配列方向とワード線１１との交差部分１９はトランジスタの役割を有するように構成されており、交差部分１９におけるＯＮＯ膜１７には電荷が蓄積される。
【０００６】
ワード線１１の幅の大きさ、隣り合うワード線１１間における溝１１Ａの幅の大きさを夫々Ｌ１、Ｌ２とすると、Ｌ１に対してＬ２が大きすぎる場合は十分にＯＮＯ膜１７に電荷が蓄積されないおそれがある。また、Ｌ２に対してＬ１が大きすぎる場合にはワード線１１間における隣り合うポリシリコン膜１５，１５間及び１７，１７間の寄生容量が大きくなり、これらの膜間に電荷が蓄積されてしまったり、これら膜１５，１５間及び１７，１７間で電気が流れてしまうことでデバイスとしての機能が果たせなくなるおそれがあることから、概ねＬ１：Ｌ２＝１：１となるように構成される必要がある。また、シリコン膜１２によるライン１２Ａの幅の大きさ、隣り合う前記ライン１２Ａの間隔の大きさを夫々Ｌ３、Ｌ４とすると、デバイスの機能を担保するためにこれらＬ３及びＬ４はＬ１，Ｌ２と略同じ大きさとなるように構成される。
【０００７】
このようにＬ１〜Ｌ４間の大きさを略等しくする必要があることから、このＮＡＮＤ型フラッシュメモリにおいては、Ｌ１、Ｌ２、Ｌ３、Ｌ４を夫々小さくすると共にワード線１１とアクティブのライン１２Ａとを高密度に形成するほどトランジスタの機能を有する前記交差部分１９の高集積化を図ることができ、それによって記憶量の増加を図ることができる。そのように配線を微細に形成するために露光の解像度を高くして、レジストの下層の被エッチング膜に線幅の細いパターンを高密度に形成することが求められている。
【０００８】
そのような背景から露光装置としては、次第に微細な線幅で露光を行うものが用いられるようになっており、従来はＫｒＦエキシマレーザを用いて１３０ｎｍ程度の線幅で露光を行う露光装置が用いられていたが、そのような露光装置に代わりＡｒＦエキシマレーザを用いて７０ｎｍ程度の線幅で露光を行うものが用いられるようになった。また、その他にＡｒＦエキシマレーザを用いると共に液浸露光と呼ばれるウエハ表面に液膜を形成しその液膜を介して露光を行う手法が用いられることで、４０〜５０ｎｍ程度の線幅で露光を行う技術が開発されている。しかし、一般に露光装置は高価であり、要求される配線の線幅に応じて露光装置を変えることは投資がかさむという問題がある。
【０００９】
また、いずれは配線の微細化の要求がさらに進み、３０ｎｍ程度ないしは２０ｎｍ程度の線幅で露光を行うことが要求されると考えられており、露光装置の性能を超えた解像度が求められることが予想されていることから、ダブルパターニングと呼ばれる手法を用いてエッチングすることが検討されている。このダブルパターニングについて説明すると、例えばレジストマスクを用いてそのレジストマスクの下層の例えばＳｉＮなどの無機膜をパターンマスクとして形成し、続いてそのマスクの壁部の左右両側にサイドウォールと呼ばれる側壁を形成する。そしてこの側壁をマスクとしてパターンマスクの下層膜をエッチングすることでパターンマスクに形成された１つのパターンから２つのパターンをその下層膜に形成する手法であり、この手法によればパターンマスクにおけるパターンの線幅の略半分の線幅を持ったパターンをその略２倍の密度で前記下層膜に形成することができる。
【００１０】
ところで、露光装置により形成できるレジストパターンの線幅の大きさは限界があり、通常はレジストのマスク部分の線幅と、レジストパターンの幅とが概ね１対１になるため、そのレジスト膜の下層のパターンマスクを構成するＳｉＮ膜においてもマスク部分の線幅と、パターンの線幅とが概ね１対１になる。そこで、図１５（ａ）に示すようにＳｉＮ膜１０Ａにパターン１０Ｂを作成後、上述のように最終的に被エッチング膜に形成されるパターンの幅と、隣り合うパターン間の間隔とが概ね１対１になるようにすることを目的として、エッチングによりパターン１０Ｂの幅の大きさを制御するトリミングと呼ばれる処理が行われる。
【００１１】
しかし、このトリミングを行った場合、パターン１０Ｂの側壁の形状を垂直に制御することが難しく、図１５（ｂ）のようにパターン１０Ｂを形成する壁部の上部側が先細るいわゆる肩落ち形状となることで、図１５（ｃ）のように前記壁部の形状に合わせてサイドウォール１０Ｃが形成されてしまう。このようなサイドウォール１０Ｃが形成されることで前記ＳｉＮ膜１０Ａの下層の膜をエッチングしたときにその形状が正常なものとならず、被エッチング膜に正常にパターンを形成できないおそれがある。
【００１２】
また、上記ダブルパターニングを用いても、前記ＡｒＦエキシマレーザを利用した露光装置を用いてレジストの露光を行っている場合は、前記被エッチング膜に３０ｎｍ程度の線幅のパターンを形成することが限界と考えられており、また、前記ＡｒＦエキシマレーザを利用した露光装置を用い、さらに液浸露光によりレジストの露光を行っている場合は、前記被エッチング膜に３０ｎｍ程度の線幅のパターンを形成することが限界と考えられている。従って配線の微細化の要請がさらに進み、例えば１０ｎｍ程度の配線の形成が要請された場合に対応できないと考えられている。
【００１３】
なお、特許文献１にはこのダブルパターニングを利用した半導体装置の製造方法について記載されているが、このような問題を解決できるものではない。またＣＭＰなどをエッチングの他に行う必要があり、手間がかかるという問題がある。
【００１４】
なお、レジスト膜のレジストパターンに沿ってレジスト膜の下層の犠牲膜にパターンを形成した後、レジスト膜を除去し、さらに前記パターンとずれるように新たなレジストパターンを備えたレジスト膜を形成し、そのレジストパターンに沿ってさらに前記犠牲膜にパターンを形成することで犠牲膜の下層の被エッチング膜に密なパターンを形成することも知られているが、そのようにパターンの形成を行うためには基板の位置合わせが難しいという問題がある。
【特許文献１】特開２００６−２６１３０７
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明は、このような事情に基づいてなされたものであり、基板上の膜にプラズマエッチングにより平行なライン状のパターンを形成するパターン形成方法において、前記パターンの微細化を図ることができるパターン形成方法、半導体製造装置及び記憶媒体を提供することである。
【課題を解決するための手段】
【００１６】
本発明のパターン形成方法は、基板上の膜にプラズマエッチングにより多数の平行なライン状の溝を形成するパターン形成方法において、
上段側から１層目、２層目、３層目と呼ぶ３層の膜が積層され更に１層目にライン状のマスクパターンが形成された基板を用い、
前記マスクパターンの上に薄膜を成膜した後、プラズマにより異方性エッチングを行って当該マスクパターンのマスク部分の両側壁に末広がりの堆積部分を残しかつこれら堆積部分の間は２層目の膜の表面を露出させて、各マスク部分の両側壁に形成された２本の堆積部分の組を多数形成する工程（ａ）と、
前記マスク部分を除去した後、前記堆積部分をマスクとして前記２層目の膜をプラズマによりエッチングし、更に当該堆積部分を除去することで当該２層目の膜に前記堆積部分の組に対応するマスク部分の組からなるマスクパターンを形成する工程（ｂ）と、
前記１層目の膜に形成されていたマスクパターンのマスク部分の幅方向中央部の位置に対応する領域を挟んで対向する２つのマスク部分の間において、これらマスク部分の側壁に末広がりの堆積部分を残しかつこれら堆積部分の間は３層目の膜の表面を露出させると共に、前記２つのマスクパターン以外の互いに隣接するマスク部分の間には連続した堆積部分を残す工程（ｃ）と、
しかる後、２層目の膜から形成されたマスク部分を除去した後、前記堆積部分をマスクとして前記３層目の膜をプラズマによりエッチングし、更に当該堆積部分を除去することで当該３層目の膜に溝を形成する工程（ｄ）と、
を含むことを特徴とする。この場合、例えば前記３層目の膜において形成された各溝の幅と、互いに隣接する各溝間の幅とが概ね１対１であり、その場合は例えば、前記１層目のマスクパターンは、その溝幅と互いに隣接する各溝間のマスク部分の幅とが概ね１対１である。また、前記工程（ａ）及び工程（ｃ）で形成される各末広がりの堆積部分の横幅と、前記１層目のマスクパターンの溝幅とが例えば１対３である。
【００１７】
また、他の発明のパターン形成方法は、基板上の膜にプラズマエッチングにより多数の平行なライン状の溝を形成するパターン形成方法において、
上段側から１層目、２層目、３層目、４層目と呼ぶ４層の膜が積層され更に１層目にライン状のマスクパターンが形成された基板を用い、
前記マスクパターンの上に薄膜を成膜した後、プラズマにより異方性エッチングを行って当該マスクパターンのマスク部分の両側壁に末広がりの堆積部分を残しかつこれら堆積部分の間は２層目の膜の表面を露出させて、各マスク部分の両側壁に形成された２本の堆積部分の組を多数形成する工程（ａ）と、
前記マスク部分を除去した後、前記堆積部分をマスクとして前記２層目の膜をプラズマによりエッチングし、更に当該堆積部分を除去することで当該２層目の膜に前記堆積部分の組に対応するマスク部分の組からなるマスクパターンを形成する工程（ｂ）と、
次いで前記２層目のマスクパターンを用い、前記工程（ａ）、（ｂ）と同等の工程をこの順に行うことにより、前記２層目のマスクパターンのマスク部分の両側壁に形成した末広がりの堆積部分の組に対応するマスク部分の組からなるマスクパターンを、３層目の膜に形成する工程（ｃ）と、
その後、３層目の膜から形成されたマスクパターンの上に薄膜を成膜し、更にプラズマにより異方性エッチングを行って、前記１層目の膜に形成されていたマスクパターンのマスク部分の幅方向中央部の位置に対応する領域を挟んで対向する２つのマスク部分の間において、これらマスク部分の側壁に末広がりの堆積部分を残しかつこれら堆積部分の間は４層目の膜の表面を露出させると共に、前記２つのマスクパターン以外の互いに隣接するマスク部分の間には連続した堆積部分を残す工程（ｄ）と、
しかる後、前記３層目の膜から形成されたマスク部分を除去した後、前記工程（ｄ）にて残された堆積部分をマスクとして４層目の膜をプラズマによりエッチングし、更に当該堆積部分を除去することで当該４層目の膜に溝を形成する工程（ｅ）と、
を含むことを特徴とする。この場合前記４層目の膜において形成された各溝の幅と、各溝間の幅とが例えば概ね１対１であり、さらにその場合例えば前記１層目の膜のマスクパターンは、その溝幅と各溝間のマスク部分の幅とが概ね１対１である。前記工程（ａ）、工程（ｃ）及び工程（ｄ）で形成される各末広がりの堆積部分の横幅と、前記１層目のマスクパターンの溝幅とが例えば１対５である。
【００１８】
さらに他の発明のパターン形成方法は、基板上の膜にプラズマエッチングにより多数の平行なライン状の溝を形成するパターン形成方法において、
最上段側から下に向かって１層目、２層目‥と呼ぶｎ（ｎは５以上の整数）層の膜が積層され更に１層目にライン状のマスクパターンが形成された基板を用い、
前記マスクパターンの上に薄膜を成膜した後、プラズマにより異方性エッチングを行って当該マスクパターンのマスク部分の両側壁に末広がりの堆積部分を残しかつこれら堆積部分の間は２層目の膜の表面を露出させて、各マスク部分の両側壁に形成された２本の堆積部分の組を多数形成する工程（ａ）と、
前記マスク部分を除去した後、前記堆積部分をマスクとして前記２層目の膜をプラズマによりエッチングし、更に当該堆積部分を除去することで当該２層目の膜に前記堆積部分の組に対応するマスク部分の組からなるマスクパターンを形成する工程（ｂ）と、
次いで前記２層目のマスクパターンを用い、前記工程（ａ）、（ｂ）と同等の工程をこの順に行うことにより、前記２層目のマスクパターンのマスク部分の両側壁に形成した末広がりの堆積部分の組に対応するマスク部分の組からなるマスクパターンを、３層目の膜に形成する工程（ｃ）と、
この工程（ｃ）と同等の工程を３層目以降の膜から（ｎ−１）層目までの膜について行って、（ｎ−２）層目のマスクパターンのマスク部分の両側壁に形成した末広がりの堆積部分の組に対応するマスク部分の組からなるマスクパターンを、（ｎ−１）層目の膜に形成する工程（ｄ）と、
その後、前記（ｎ−１）層目の膜から形成されたマスクパターンの上に薄膜を成膜し、更にプラズマにより異方性エッチングを行って、前記１層目の膜に形成されていたマスクパターンのマスク部分の幅方向中央部の位置に対応する領域を挟んで対向する２つのマスク部分の間において、これらマスク部分の側壁に末広がりの堆積部分を残しかつこれら堆積部分の間はｎ層目の膜の表面を露出させると共に、前記２つのマスクパターン以外の互いに隣接するマスク部分の間には連続した堆積部分を残す工程（ｅ）と、
しかる後、（ｎ−１）層目の膜から形成されたマスク部分を除去した後、前記工程（ｅ）にて残された堆積部分をマスクとして前記ｎ層目の膜をプラズマによりエッチングし、更に当該堆積部分を除去することで当該ｎ層目の膜に溝を形成する工程（ｆ）と、
を含むことを特徴とする。この場合、例えば前記ｎ層目の膜において形成された各溝の幅と、各溝間の幅とが概ね１対１であり、さらにその場合は例えば前記１層目の膜のマスクパターンは、その溝幅と各溝間のマスク部分の幅とが概ね１対１である。前記工程（ａ）、工程（ｃ）、工程（ｄ）及び工程（ｅ）で形成される各末広がりの堆積部分の横幅と、前記１層目のマスクパターンの溝幅とが例えば１対７である。
【００１９】
本発明の半導体製造装置は、基板を収納したキャリアが載置され、このキャリア内の基板のロード、アンロードが行われるローダモジュールと、
このローダモジュールを介して基板が搬入される真空雰囲気の搬送室と、
前記搬送室を介して基板が搬入される基板に成膜処理を行う成膜モジュールと、
前記搬送室を介して基板が搬入される基板にエッチング処理を行うエッチングモジュールと、
前記搬送室、ローダモジュール、成膜モジュール及びエッチングモジュール間で基板を搬送する基板搬送手段と、
上述のパターン形成方法を実施するように基板搬送手段の動作を制御する制御手段と、
を備えたことを特徴とする。
【００２０】
また、本発明の記憶媒体は、基板に対して処理を行う半導体製造装置に用いられ、コンピュータ上で動作するコンピュータプログラムを格納した記憶媒体であって、
前記コンピュータプログラムは上述のパターン形成方法を実施するようにステップ群が組まれていることを特徴とする。
【発明の効果】
【００２１】
本発明によれば、積層膜が形成された基板の最上段側の１層目の膜に形成されたライン状のマスクパターンを用いて、その下層の膜に溝を形成するにあたり、所定の膜にて形成されたマスク部分の配列の中でサイドウォール（末広がりの堆積部分）を形成し且つこれらの堆積部分間に下層の膜を露出させた部位と、マスク部分間を埋めた部分（連続した堆積を形成した部分）とを存在させ、それら堆積部分をマスクとしてその下層の膜をエッチングするという発想により、前記１層目の膜のパターンを微細化したパターンを前記下層の膜に形成することができる。そして前記積層膜を構成する各膜の寸法を制御することで、当該積層膜をエッチングして得られる前記パターンを構成する各溝の幅と互いに隣接する溝間との大きさを互いに等しくすることができ、しかも各膜のマスクパターンのマスク部分の線幅を小さくするというトリミングを行わなくてよいため、その分工程が簡略化されるし、またトリミングに起因するマスク部分の形崩れに基づくエッチングへの悪影響も回避できる。従って、背景技術の欄で説明したＮＡＮＤ型フラッシュメモリなどの等しい幅を有する配線を、その配線の幅と同じ大きさの間隔をおいて平行に形成することが要求される半導体装置の製造に特に有効である。
【発明を実施するための最良の形態】
【００２２】
（第１の実施の形態）
本発明の半導体装置の製造方法の一実施形態が適用されるシリコン基板であるウエハＷについて図１（ａ）を用いて説明する。ウエハＷの表面には上段側からハードマスクであるＳｉＮ膜２４、ＳｉＯ2（酸化シリコン）膜２３、ＳｉＮ膜（窒化シリコン）２２、ＳｉＯ2膜２１がこの順に形成されており、ＳｉＮ膜２４には例えば背景技術の欄で説明したようなレジストを用いたフォトリソグラフィによりマスクパターン２５が形成されている。図ではその断面のみを示しているが、マスクパターン２５は紙面の表裏方向にライン状に伸びるように形成されており、またマスクパターン２５の底部にはＳｉＯ2膜２３が露出している。
【００２３】
この例ではマスクパターン２５は等間隔に形成されており、マスクパターン２５の幅Ｍ１の大きさ及び隣り合うマスクパターン２５，２５間の幅Ｍ２の大きさは８０ｎｍであり、Ｍ１対Ｍ２は１対１となっている。またＨ１，Ｈ２，Ｈ３で示すＳｉＮ膜２２、ＳｉＯ2膜２３、ＳｉＮ膜２４の厚さは夫々２７ｎｍ、２７ｎｍ、５５ｎｍである。
【００２４】
この第１の実施形態においては上述のようにマスクパターン２５及び各膜２２〜２４の寸法を設定することで、被エッチング膜であるＳｉＮ膜２２にマスクパターン２５に並行するパターンを、そのパターンの幅がマスクパターン２５の幅の１／３になり且つパターンの線幅と、隣り合うパターンとパターンとの間隔とが１対１になるように形成することを目的とする。従って、ＳｉＮ膜２２に形成されるパターンの数としてはマスクパターン２５の数の３倍になる（パターンの３倍化）。なお、マスクパターン２５の前記Ｍ１対Ｍ２及びＳｉＮ膜２２のパターンの幅とパターン間の間隔との比はこのように１対１になるように設計されるが、加工誤差を考慮して、デバイスの製造において影響を与えないように概ね１対１であればよい。概ね１対１とは一方を１としたときに他方が例えば０．９５〜１．０５であることをいう。
【００２５】
先ずウエハＷに処理ガスとして例えばＳｉＨ4ガスを供給すると共にウエハＷを加熱して熱ＣＶＤによる成膜処理を行い、マスクパターン２５の側面を含むウエハＷ表面全体にアモルファスシリコン膜３１を凹部３２が形成されるような膜厚で成膜し、然る後、成膜処理を停止する（図１（ｂ））。このアモルファスシリコン膜の膜厚については更に後述する。
【００２６】
続いてウエハＷに処理ガスとして例えばＯ2ガスとＨＢｒガスとを供給し、これらの処理ガスをプラズマ化し、アモルファスシリコン膜３１を下方に向けて異方性エッチングする。そして、ＳｉＮ膜２４のマスク部分の両側壁に下方へ向けて広がった、互いに組３３を構成する、アモルファスシリコン膜３１からなる堆積物（サイドウォール）３３ａ，３３ｂが残り、且つ同じ組３３を構成する堆積物３３ａと３３ｂとの間においてＳｉＮ膜２４表面が露出すると共に隣り合う組３３，３３間にＳｉＯ2膜２３が露出したらエッチングを停止する（図１（ｃ））。ここで、アモルファスシリコン膜３１は均一に下方にエッチングされることから、堆積物３３ａ，３３ｂの側壁の傾きは、アモルファスシリコン膜３１が均一に異方性エッチングされることで前記凹部３２の側壁の傾きと等しくなっており、そのことからエッチング終了後の堆積物３３ａ，３３ｂの横幅Ｍ６の大きさは、アモルファスシリコン膜３１の膜厚を制御することで制御される。図Ｘを用いて具体的に説明すると、図４（ａ）に示すように予めアモルファスシリコン膜３１を厚く形成しておけば、エッチング終了後に堆積物３３ａ、３３ｂ（図では３３ｂのみ図示）の横幅Ｍ６は大きくなり（図４（ｂ））、図４（ｃ）に示すように予めアモルファスシリコン膜３１を薄く形成しておけば、エッチング終了後に堆積物３３ａ、３３ｂ（図では３３ｂのみ図示）の横幅Ｍ６は小さくなる（図４（ｄ））。ここでは前記Ｍ６が２７ｎｍとなり、また、このときの堆積物の組３３と組３３との開口幅Ｍ３の大きさが２７ｎｍとなるような膜厚を有するように上記のアモルファスシリコン膜３１が形成される。後述の他の実施形態でもこれと同様に、各アモルファスシリコン膜の膜厚を制御することで当該アモルファスシリコン膜からエッチングにより形成される堆積物の横幅が制御される。
【００２７】
アモルファスシリコン膜３１のエッチング後、処理ガスとしてＣＦ4ガス、ＣＨＦ3ガス、Ａｒガス、Ｏ2ガス、ＣＨ2Ｆ2ガス及びＦ2ガスをウエハＷに供給し、これらの処理ガスをプラズマ化してＳｉＮ膜２４をエッチングして除去し、同じ組３３を構成する堆積物３３ａ，３３ｂ間にＳｉＯ2膜２３を露出させる（図１（ｄ））。
【００２８】
その後、処理ガスとしてＡｒガスとＣ4Ｆ８ガスとをウエハＷに供給する。そしてこれらの処理ガスをプラズマ化し、前記堆積物３３ａ，３３ｂをマスクとしてＳｉＯ2膜２３を下方に向けて異方性エッチングする。そして、これら堆積物３３ａ，３３ｂに対応し、互いに組３４を構成するマスク部分３４ａ，３４ｂ間にマスクパターン３５を形成すると共に組３４，３４間にマスクパターン３６を形成して、これらマスクパターン３５及び３６の底部にＳｉＮ膜２２が露出したらエッチング処理を停止する（図２（ａ））。同じ組を構成する前記マスク部分３４ａ，３４ｂは、ＳｉＮ膜２４のマスク部分の幅方向中央部の位置に対応する領域を挟んで対向するように形成される。
【００２９】
然る後、処理ガスとしてＯ2ガスとＨＢｒガスとをウエハＷに供給し、これら処理ガスをプラズマ化してアモルファスシリコン膜３１からなる堆積物３３ａ，３３ｂをエッチングして除去する（図２（ｂ））。
【００３０】
その後、ウエハＷに処理ガスとして例えばＳｉＨ4ガスを供給すると共にウエハＷを加熱して熱ＣＶＤなどによる成膜処理を行い、ＳｉＮ膜２２の表面及びマスクパターン３５、３６の側面を含むＳｉＯ2膜２３の表面が被覆されると共にマスクパターン３５に対応した凹部３７が形成され、且つ当該膜から形成される堆積物３８ａ，３８ｂの横幅Ｍ５が２７ｎｍになるような膜厚でアモルファスシリコン膜３８を成膜する（図２（ｃ））。
【００３１】
前記成膜処理終了後、処理ガスとして例えばＯ2ガスとＨＢｒガスとをウエハＷに供給し、これらの処理ガスをプラズマ化してアモルファスシリコン膜３８を下方に向けて異方性エッチングする。そしてＳｉＯ2膜２３の表面を露出させる一方で、同じ組３４を構成するマスク部分３４ａ，３４ｂ間においてそれらマスク部分３４ａ，３４ｂの内側の側壁に夫々下方へ向けて広がったアモルファスシリコン膜３８の堆積物（サイドウォール）３８ａ，３８ｂを残し、且つこれら堆積物３８ａ，３８ｂ間にＳｉＮ膜２２を露出させると共に各マスクの組３４，３４間には連続したアモルファスシリコン膜３８の堆積物３８ｃが残るようにエッチングを停止する（図２（ｄ））。
【００３２】
前記エッチング停止後、処理ガスとして例えばＡｒガスとＣ4Ｆ８ガスとをウエハＷに供給し、これらの処理ガスをプラズマ化して、ＳｉＯ2膜２３をエッチングして除去し、堆積物３８ａと３８ｃとの間及び堆積物３８ｂと３８ｃとの間にＳｉＮ膜２２を露出させ、エッチング処理を停止する（図２（ｅ））。
【００３３】
その後、処理ガスとして例えばＣＦ4ガス、ＣＨＦ3ガス、Ａｒガス、Ｏ2ガス、ＣＨ2Ｆ2ガス及びＦ2ガスをウエハＷに供給する。そしてこれらの処理ガスをプラズマ化し、アモルファスシリコン膜３８の堆積物３８ａ〜３８ｃをマスクとしてＳｉＮ膜２２を下方に向けて異方性エッチングし、ＳｉＮ膜２２にパターン２０を形成する。パターン２０の底部にＳｉＯ2膜２１が露出したらエッチング処理を停止する（図３（ａ））。上述のようにパターン２０の幅、互いに隣接するパターン２０，２０間の幅Ｍ４、Ｍ５は互いに等しく、ＳｉＮ膜２４のマスクパターン２５の幅Ｍ１の３分の１の大きさである２７ｎｍである。従って、Ｍ１：Ｍ３：Ｍ５＝３：１：１である。
【００３４】
パターン２０が形成された後、処理ガスとして例えばＯ2ガスとＨＢｒガスとをウエハＷに供給し、これらの処理ガスをプラズマ化して、前記堆積物３８ａ，３８ｂ，３８ｃをエッチングして除去する（図３（ｂ））。
【００３５】
この第１の実施形態によればＳｉＮ膜２４のマスク部分に形成されたアモルファスシリコン膜３１からなる末広がりの堆積部（サイドウォール）３３ａ，３３ｂを起点として加工し、その後ＳｉＮ膜２２上において間隔が大きい同じ組３４を構成するマスク部分３４ａ，３４ｂ間にアモルファスシリコン膜３８からなる堆積物３８ａ，３８ｂを互いに間隔をおいて形成すると共に異なる組３４を構成する近接したマスク部分３４ａ、３４ｂ間にこれらマスク部分間を埋めるように連続した堆積を形成した堆積物３８ｃを形成し、ＳｉＮ膜２２をエッチングしている。このようにエッチングを行うことでＳｉＮ膜２４に形成されたパターン２５の１／３の線幅のパターン２０がＳｉＮ膜２２に形成されるパターン２５の数の３倍数をもって形成されるようにしている。従って当該パターン２０の微細化を図ることができ、このパターン２０を用いることで微細な配線を有する半導体装置を形成することができる。そのため、露光の線幅の大きい例えば、ＫｒＦエキシマレーザなどの露光装置などのコスト的に有利な露光装置を用いながら微細なパターンを形成できる利点もある。
【００３６】
またこの第１の実施の形態においてはウエハＷのＳｉＯ2膜２１上の各膜の寸法を制御し、さらに各アモルファスシリコン膜３１，３８の膜厚を制御することで各膜から形成される堆積物３４ａ、３４ｂ、３８ａ及び３８ｂの横幅を制御してＳｉＮ膜２２に形成される各パターン（溝）２０の幅と隣接するパターン２０，２０間との大きさが互いに等しく形成されるようになっており、しかもＳｉＮ膜２４のマスク部分の線幅を小さくするというトリミングを行わなくてよいため、その分工程が簡略化されるし、またトリミングに起因するマスク部分の形崩れに基づくエッチングへの悪影響も回避できる。従って、背景技術の欄で説明したＮＡＮＤ型フラッシュメモリなどの等しい幅を有する配線を、その配線の幅と同じ大きさの間隔をおいて平行に形成することが要求される半導体装置の製造に特に有効である。
【００３７】
（第２の実施の形態）
続いて本発明の第２の実施の形態について説明する。この第２の実施形態に用いられるウエハＷは図５（ａ）に示すようにその表面に上段側からＳｉＮ膜４５ＳｉＯ2膜４４、ＳｉＮ膜４３、ＳｉＯ2膜４２、ＳｉＮ膜４１がこの順に形成されており、ＳｉＮ膜４５には上述のＳｉＮ膜２４のマスクパターン２５と同様のマスクパターン４６が形成されている。
【００３８】
この例ではマスクパターン４６は等間隔に形成されており、マスクパターン４６の幅Ｎ１の大きさは例えば８０ｎｍである。また、マスクパターン４６，４６間の幅Ｎ２の大きさは８０ｎｍであり、Ｎ１対Ｎ２は１対１となっている。またＪ１，Ｊ２，Ｊ３，Ｊ４で示すＳｉＯ2膜４２、ＳｉＮ膜４３、ＳｉＯ2膜４４、ＳｉＮ膜４５の厚さは夫々１６ｎｍ、１６ｎｍ、１６ｎｍ、１６ｍである。
【００３９】
この第２の実施形態においては、上述のようにマスクパターン４６及び各膜４２〜４５の寸法を設定し、第１の実施形態と同様にサイドウォールの形成と、それをマスクとしたプラズマエッチングを繰り返し行う。それによってＳｉＮ膜４２にマスクパターン４６に並行するパターンを多数形成し、その形成したＳｉＮ膜４２のパターンの幅の大きさがマスクパターン４６の幅の大きさの１／５になり且つそのＳｉＮ膜２２のパターンの幅と隣接するパターンとパターンとの間隔とが概ね１対１になるようにすることを目的とする。従ってＳｉＮ膜４２に形成されるパターンの数としてはＳｉＮ膜４５に形成されたパターンの数の５倍になる（パターンの５倍化）。各膜をプラズマエッチングするために用いる処理ガス及びアモルファスシリコン膜を成膜するために用いる処理ガスは第１の実施形態で用いたものと同様のものを用いる。
【００４０】
先ず第１の実施形態と同様に熱ＣＶＤなどによる成膜処理を行い、マスクパターン４６の側面を含むウエハＷ表面全体にアモルファスシリコン膜５１を凹部５２が形成されるような膜厚で成膜する（図５（ｂ））。また、第１の実施形態と同様にこのアモルファスシリコン膜５１形成後、このアモルファスシリコン膜５１をエッチングしてこの膜５１による堆積物５３ａ及び５３ｂを形成するが、この堆積物５３ａ及び５３ｂの横幅Ｎ６が１６ｎｍになるような膜厚で当該アモルファスシリコン膜５１を形成する。続いてプラズマによりアモルファスシリコン膜５１を、ＳｉＮ膜４５の両側壁に下方へ向けて広がった堆積物（サイドウォール）５３ａ，５３ｂが残るように異方性エッチングする。ＳｉＮ膜４５のマスク部分の両側の堆積物５３ａ，５３ｂを互いに一つの組５３とすると、同じ組５３を構成する堆積物５３ａと５３ｂとの間においてＳｉＮ膜４５表面を露出させると共に各組５３間にＳｉＯ2膜４４を露出させてエッチングを停止する（図５（ｃ））。異なる組５３を構成する堆積物５３ａと堆積物５３ｂとの開口幅Ｎ３の大きさは例えば４８ｎｍである。
【００４１】
その後、ＳｉＮ膜４５をプラズマエッチングして除去し（図５（ｄ））、さらに前記堆積物５３ａ，５３ｂをマスクとしてＳｉＯ2膜４４をプラズマにより下方に向けて異方性エッチングして、堆積物５３ａ，５３ｂに対応するマスク部分５４からなるマスクパターン５５、５６を夫々形成する（図６（ａ））。マスクパターン５５は同じ組５３を構成する堆積物５３ａ，５３ｂ間に、マスクパターン５６は異なる組５３を構成する堆積物５３ａ，５３ｂ間に夫々対応して形成されたものとする。
【００４２】
続いて前記堆積物５３ａ，５３ｂをプラズマエッチングして除去し（図６（ｂ））、ウエハＷ表面にマスクパターン５５，５６に夫々対応した凹部５７，５８が形成され、且つ後述の堆積物６１ａ及び６１ｂの横幅Ｎ７が１６ｎｍになるような膜厚でアモルファスシリコン膜５９を成膜する（図６（ｃ））。
【００４３】
その後、プラズマによりアモルファスシリコン膜５９を下方に向けて異方性エッチングして、ＳｉＯ2膜４４からなるマスク部分５４の表面を露出させる一方で、当該マスク部分５４の両側壁部に夫々下方へ向けて広がった、互いに組６１を構成するアモルファスシリコン膜５９からなる堆積物（サイドウォール）６１ａ，６１ｂを残し、且つこれら各組６１，６１間にＳｉＮ膜４３を露出させ、エッチングを停止する（図６（ｄ））。
【００４４】
その後、ＳｉＯ2膜４４からなるマスク部分５４をプラズマエッチングして除去し（図７（ａ））、前記堆積物６１ａ，６１ｂをマスクとしてプラズマによりＳｉＮ膜４３を下方に向けて異方性エッチングして、当該ＳｉＮ膜４３にマスク部分６２により構成されるマスクパターンを形成する（図７（ｂ））。夫々ＳｉＮ膜４５に形成されていたマスク部分の幅方向の中央部の位置に対応する領域を挟んで対向するマスク部分６２，６２間に形成されたマスクパターンを６４、それ以外のマスク部分６２間に形成されたマスクパターンを６３とし、マスクパターン６４の幅＞マスクパターン６３の幅である。マスクパターン６３，６４形成後、プラズマエッチングにより前記堆積物６１ａ，６１ｂをエッチングして除去する（図７（ｃ））。
【００４５】
その後、熱ＣＶＤによりウエハＷ表面に前記マスクパターン６４に対応した凹部６６が形成されるような膜厚でアモルファスシリコン膜６７を成膜する（図７（ｄ））。このときもアモルファスシリコン膜６７は、当該膜６７から後で形成される堆積物６８ａ及び６８ｂの横幅が１６ｎｍになるような膜厚を有するように形成される。そしてプラズマによりアモルファスシリコン膜６７を下方に向けて異方性エッチングする。そしてＳｉＮ膜４３により構成されるマスク部分６２の表面を露出させる一方で、前記マスクパターン６４を構成するマスク部分６２ａ，６２ｂの側壁に夫々下方へ向けて広がったアモルファスシリコン膜６７の堆積物（サイドウォール）６８ａ，６８ｂを残し且つ堆積物６８ａ，６８ｂ間にＳｉＯ2膜４２を露出させると共にマスクパターン６３を構成するマスク部分６２ａ，６２ｂ間には連続したアモルファスシリコン膜６７の堆積物６８ｃを残すようエッチングを停止する（図８（ａ））。
【００４６】
その後、マスク部分６２をプラズマエッチングして除去し（図８（ｂ））、アモルファスシリコン膜６７の堆積物６８ａ〜６８ｃをマスクとしてＳｉＯ2膜４２を下方に向けてプラズマにより異方性エッチングし、ＳｉＯ2膜４２にパターン４０を形成する（図８（ｃ））。然る後、堆積物６８ａ〜６８ｃをプラズマエッチングにより除去する（図８（ｄ））。上述のようにパターン４０の幅Ｎ４、隣接するパターン４０，４０間の幅Ｎ５は互いに等しく、ＳｉＮ膜２５のマスクパターン２６の幅Ｎ１の５分の１の大きさである１６ｎｍである。従って、Ｎ１：Ｎ５：Ｎ６：Ｎ７＝５：１：１：１である。
【００４７】
この第２の実施形態においてもトリミングを行わずにＳｉＮ膜４５に形成されたパターン４６よりも微細な線幅のパターン４０をＳｉＯ2膜４２に形成することができるため、このパターン４０を利用して微細な配線を有する半導体装置を形成することができる。またパターン４０の幅と、隣り合うパターン４０，４０間の幅とが互いに等しいため、第１の実施形態と同様にＮＡＮＤ型フラッシュメモリなどの半導体装置の製造に特に有効である。
【００４８】
（第３の実施の形態）
続いて本発明の第３の実施の形態について説明する。この第３の実施形態に用いられるウエハＷは図９（ａ）に示すように上段側からＳｉＮ膜７６、ＳｉＯ2膜７５、ＳｉＮ膜７４、ＳｉＯ2膜７３、ＳｉＮ膜７２、ＳｉＯ2膜７１がこの順に形成されており、ＳｉＮ膜７６には上述のＳｉＮ膜２４のマスクパターン２５と同様のマスクパターン７７が形成されている。
【００４９】
この例ではマスクパターン７７は等間隔に形成されており、マスクパターン７７の幅Ｐ１の大きさは例えば８０ｎｍである。また、マスクパターン７７，７７間の幅Ｐ２の大きさは８０ｎｍであり、Ｐ１対Ｐ２は１対１となっている。またＫ１，Ｋ２，Ｋ３，Ｋ４，Ｋ５で示すＳｉＮ膜７２、ＳｉＯ2膜７３、ＳｉＮ膜７４、ＳｉＯ2膜７５、ＳｉＮ膜７６の厚さは夫々１１ｎｍ、１１ｎｍ、１１ｎｍ、１１ｎｍである。
【００５０】
この第３の実施形態においては、上述のようにマスクパターン７７及び各膜７２〜７６の寸法を設定し、第１の実施形態と同様にサイドウォールの形成と、それをマスクとしたプラズマエッチングを繰り返し行い、それによってＳｉＮ膜７２にマスクパターン７７に並行するパターンを多数形成し、その形成したＳｉＮ膜７２のパターンの幅の大きさがマスクパターン７７の幅の大きさの１／７になり且つそのＳｉＮ膜７２に形成されたパターンの幅と隣接するパターンとパターンとの間隔とが概ね１対１になるようにすることを目的とする。従って、ＳｉＮ膜７２に形成されるパターンの数としてはＳｉＮ膜７６に形成されたパターンの数の７倍になる（パターンの７倍化）。各膜をプラズマエッチングするために用いる処理ガス及びアモルファスシリコン膜を成膜するために用いる処理ガスは第１の実施形態で用いたものと同様のものを用いる。
【００５１】
先ず、マスクパターン７７の側面を含むウエハＷ表面全体にアモルファスシリコン膜８１を凹部８２が形成されるような膜厚で成膜する（図９（ｂ））。続いてアモルファスシリコン膜８１をプラズマにより下方に向けて異方性エッチングし、ＳｉＮ膜７６の両側壁に下方へ向けて広がったアモルファスシリコン膜８１からなる堆積物（サイドウォール）８３ａ，８３ｂを残すようにエッチングを行う。そしてＳｉＮ膜７６のマスク部分の両側壁部に形成された堆積物８３ａと堆積物８３ｂとを一つの組８３とすると、同じ組８３を構成する堆積物８３ａ，８３ｂ間にＳｉＮ膜７６が露出し、且つ隣り合う組８３，８３間にＳｉＯ2膜７５表面が露出したらエッチングを停止する。（図９（ｃ））。このとき互いに異なる組を構成する堆積物８３ａ、８３ｂ間の開口幅Ｐ３が例えば５７ｎｍであり、これら堆積物８３ａ及び８３ｂの横幅Ｐ６が１１ｎｍになるように前記アモルファスシリコン膜８１が形成される。
【００５２】
その後、ＳｉＮ膜７６をプラズマエッチングして除去し（図９（ｄ））、さらに前記堆積物８３ａ，８３ｂをマスクとしてＳｉＯ2膜７５をプラズマにより下方に向けて異方性エッチングして、堆積物８３ａ，８３ｂに対応するマスクパターンを構成するマスク部分８４を形成する（図１０（ａ））。マスクパターン８５の幅＞マスクパターン８６の幅である。
【００５３】
続いて前記堆積物８３ａ，８３ｂをプラズマエッチングして除去し（図１０（ｂ））、ウエハＷ表面にマスクパターン８５，８６に夫々対応した凹部８７，８８が形成され、且つ後に当該膜から形成される堆積物９１ａ及び９１ｂの横幅Ｐ７が１１ｎｍになるような膜厚を有するようにアモルファスシリコン膜８９を成膜する（図１０（ｃ））。
【００５４】
その後、プラズマによりアモルファスシリコン膜８９を下方に向けて異方性エッチングして、ＳｉＯ2膜７５からなるマスク部分８４の表面を露出させる一方で、マスク部分８４の両側壁部に夫々下方へ向けて広がった、互いに組９１を構成するアモルファスシリコン膜８９の堆積物（サイドウォール）９１ａ，９１ｂを残し、且つこれら堆積物９１ａ、９１ｂ間にＳｉＮ膜７４を露出させる（図１０（ｄ））。
【００５５】
その後、ＳｉＯ2膜７５からなるマスク部分８４をプラズマエッチングして除去し（図１０（ｅ））、前記堆積物９１ａ，９１ｂをマスクとしてプラズマによりＳｉＮ膜７４を下方に向けて異方性エッチングして、これら堆積物９１ａ，９１ｂに対応し、互いに組９２を構成する各マスク部分９２ａ，９２ｂを形成してエッチングを停止する（図１１（ａ））。これら組９２は、隣り合う各組９２，９２間の間隔が１つおきに等しくなるように配列されており、組９２，９２間に形成される互いに幅の異なるパターンを９３，９４とし、幅の大きい方をパターン９４とする。また同じ組９２を構成するマスク部分９２ａ，９２ｂ間に形成されるパターンを９５とする。
【００５６】
プラズマエッチングにより堆積物９１ａ及び９１ｂを除去した後（図１１（ｂ））、熱ＣＶＤによりウエハＷ表面にマスクパターン９３，９４に夫々対応した凹部９６、９７が形成され、且つ後に当該膜から形成される堆積物１０１ａ及び１０１ｂの横幅Ｐ８が１１ｎｍになるような膜厚を有するようにアモルファスシリコン膜９８を成膜し（図１１（ｃ））、プラズマによりアモルファスシリコン膜９８を下方に向けて異方性エッチングする。そしてＳｉＮ膜７４により構成されるマスク部分９２ａ，９２ｂの表面を露出させ、且つ同じ組９２を構成するマスク部分９２ａ、９２ｂ間にアモルファスシリコン膜９８からなる連続した堆積物１０１ｃを残すと共に同じ組９２のマスク部分９２ａ，９２ｂの外側の側壁に下方へ向かい広がった、互いに対となる堆積物１０１ａ，１０１ｂが残り、且つ異なる組９２、９２間に形成された堆積物１０１ａと１０１ｂとの間にはＳｉＯ2膜７３が露出するようにエッチングを停止する。このとき同じ組９２の側壁に形成された堆積物１０１ａ，１０１ｂ，１０１ｃを一つの組１０１とすると、組１０１は前記マスク部分９２ａ，９２ｂの配列に対応して形成され、組１０１，１０１の間隔が一つおきに等しくなっている。各組１０１間に形成される互いに幅の異なる開口部を１０２，１０３とし、開口部１０３の幅＞開口部１０２の幅とする。
【００５７】
続いてＳｉＮ膜７４からなるマスク部分９２ａ，９２ｂをプラズマエッチングにより除去し、同じ組１０１を構成する堆積物１０１ａ，１０１ｂ，１０１ｃ間に開口部１０２と等しい開口幅を持った開口部１０４を形成する（図１１（ｅ））。続いて堆積物１０１ａ〜１０１ｃをマスクとしてＳｉＯ2膜７３をプラズマにより下方へ異方性エッチングし、当該ＳｉＯ2膜７３に互いに幅の異なるマスクパターンを構成するマスク部分１０７を形成する。前記開口部１０２及び１０４に対応したマスクパターンを１０５、前記開口部１０３に対応したマスクパターンを１０６とし、また、マスクパターン１０６はＳｉＮ膜７６のマスク部分の幅方向の中央部の位置に対応する領域を挟むように対向して形成されたマスク部分１０７により形成される。（図１１（ｆ））。
【００５８】
続いてプラズマエッチングにより堆積物１０１ａ〜１０１ｃを除去して（図１２（ａ））、ウエハＷ表面にマスクパターン１０４に対応した凹部１０８が形成され、且つ後に当該膜から形成される堆積物１１１及び１１２の横幅Ｐ９が１１ｎｍになるような膜厚を有するようにアモルファスシリコン膜１１０を成膜し（図１２（ｂ））、その後、プラズマによりアモルファスシリコン膜１１０を下方に向けて異方性エッチングする。そしてＳｉＯ2膜７３からなるマスク部分１０７の表面を露出させる一方で、パターン１０６を構成するマスク部分１０７，１０７間においてこれらマスク部分１０７の側壁に下方へ向けて広がった堆積物１１１、１１２を夫々残し且つこれら堆積物１１１、１１２間にＳｉＮ膜７２を露出させると共にマスクパターン１０５を構成するマスク部分１０７，１０７間に連続した堆積物１１３を残すようにエッチングを停止する（図１２（ｃ））。
【００５９】
続いてマスク部分１０７をプラズマエッチングにより除去し（図１２（ｄ））、続いて堆積物１１１、１１２及び１１３をマスクとしてＳｉＮ膜７２をエッチングし、ＳｉＮ膜７２にパターン１２０を形成する（図１２（ｅ））。然る後、堆積物１１１〜１１３をプラズマエッチングにより除去する（図１２（ｆ））。上述のようにパターン１１１の幅Ｐ４、隣接するパターン１２０，１２０間の幅Ｐ５、は互いに等しく、ＳｉＮ膜７６のマスクパターン７７の幅Ｐ１の７分の１の大きさである１１ｎｍである。またＰ１：Ｐ６：Ｐ７：Ｐ８：Ｐ９＝７：１：１：１：１である。
【００６０】
この第３の実施形態においてもＳｉＮ膜７６に形成されたパターン７７よりも微細な線幅のパターン１２０をＳｉＮ膜７２に形成することができるため、このパターン１２０を利用して微細な配線を有する半導体装置を形成することができる。またパターン１２０の幅と、隣り合うパターン１２０，１２０間の幅とが互いに等しいため、第１の実施形態と同様にＮＡＮＤ型フラッシュメモリなどの半導体装置の製造に特に有効である。
【００６１】
上述の各実施形態においては、ウエハＷ表面を構成する膜に等間隔に形成された元のパターンからその下層の膜に元のパターンの１/３、１/５、１/７の幅を持ったパターンを等間隔に形成する手順を示したが、ウエハＷの表面の膜から所望のパターンを形成する膜までの膜の寸法を制御すると共に及び膜の積層数を増やし、そしてマスク部分の両側壁に堆積物を形成し、その堆積物をマスクとして堆積物の下層の膜をエッチングする工程を繰り返し行い、さらに上述のように近接したパターン間においては連続した堆積物を形成すると共に間隔が広いパターン間においてはパターンを構成するマスク部分の両側壁に堆積物を形成し且つこれらマスク部分間には下層の膜を露出させてエッチングを行うことで、元のパターンから１/７よりも縮小された、例えば１/９，１/１１、更にそれよりも微細な１／奇数の幅を持ったパターンを等間隔に形成することができる。
【００６２】
なお、ウエハＷを構成する膜の種類としては上述の例に限られず、例えばウエハＷ表面の膜はレジストにより構成されてもよい。またアモルファスシリコン膜を成膜する手法としては熱ＣＶＤに限られない。
【００６３】
続いて上述の半導体装置の製造方法を実施する半導体製造装置の一例について図１３を参照しながら説明する。半導体製造装置１３０は、ウエハＷのロード、アンロードを行うローダモジュールを構成し、第１のウエハ搬送手段１３１ａを備えた第１の搬送室１３１と、ロードロック室１３２，１３２と、第２のウエハ搬送手段１３３ａを備えた真空搬送室モジュールである第２の搬送室１３３と、を備えており、ウエハＷはそれを複数含むように構成された密閉型のキャリアＣに収納された状態でこの半導体製造装置１３０に搬送される。図中１３５はキャリアＣが載置されるロードポートであり、１３６はウエハＷの向きや偏心の調整を行うアライメント室である。
【００６４】
半導体製造装置１３０は、ウエハＷに対して熱ＣＶＤによる成膜処理を行うモジュールであるＣＶＤ成膜モジュール１３７，１３７と、ウエハＷを載置する載置台及びその載置台に平行するように設けられた電極を備え、その載置台と電極とに高周波が印加されることによりウエハＷにプラズマエッチング処理を行うエッチングモジュール１３８，９８とを備えており、これらモジュール１３７，１３８は前記第２の搬送室１３３に接続されている。図中Ｇは、ロードロック室１３２、１３２と第１の搬送室１３１または第２の搬送室１３３との間、あるいは第２の搬送室１３３と各処理モジュールとの間を仕切るゲートバルブ（仕切り弁）であり、ウエハＷを搬送する場合を除いて閉鎖される。
【００６５】
キャリアＣがロードポート１３５に載置されると、キャリアＣ内のウエハＷを第１のウエハ搬送手段１３１ａが第１の搬送室１３１を介してロードロック室１３２に搬送する。そして第２のウエハ搬送手段１３３ａがロードロック室１３２からウエハＷを受け取り、ＣＶＤ成膜モジュール１３７とエッチングモジュール１３８との間でウエハＷを受け渡し、上述の実施形態の各酸化膜の成膜処理がＣＶＤ成膜モジュール１３７にて行われ、各エッチング処理がエッチングモジュール１３８で行われる。各処理終了後、ウエハＷは第２のウエハ搬送手段１３３ａを介して第２の搬送室１３３からロードロック室１３２に受け渡され、第１のウエハ搬送手段１３１ａにより第１の搬送室１３１を介してキャリアＣに戻される。
【００６６】
この半導体製造装置１３０には、例えばコンピュータからなる制御手段である制御部１３０Ａが設けられている。この制御部１３０Ａは図示しないプログラム、ＣＰＵ（Central Processing Unit）及びメモリを備えており、前記プログラムには制御部１３０Ａから半導体製造装置１３０の各部に制御信号を送り、ウエハの搬送及び処理を進行させるように命令（各ステップ）が組み込まれている。また、例えばメモリには各モジュールの処理圧力、処理温度、処理時間、ガス流量または電力値などの処理パラメータの値が書き込まれる領域を備えており、ＣＰＵがプログラムの各命令を実行する際これらの処理パラメータが読み出され、そのパラメータ値に応じた制御信号がこの半導体製造装置１３０の各部に送られることになる。このプログラム（処理パラメータの入力操作や表示に関するプログラムも含む）は、コンピュータ記憶媒体例えばフレキシブルディスク、コンパクトディスク、ハードディスク、ＭＯ（光磁気ディスク）などからなる記憶部１３０Ｂに格納されて制御部１３０Ａにインストールされる。
【図面の簡単な説明】
【００６７】
【図１】第１の実施形態における半導体装置の製造工程を示した工程図である。
【図２】第１の実施形態における半導体装置の製造工程を示した工程図である。
【図３】第１の実施形態における半導体装置の製造工程を示した工程図である。
【図４】膜厚に応じて堆積物の横幅が変化する様子を示した説明図である。
【図５】第２の実施形態における半導体装置の製造工程を示した工程図である。
【図６】第２の実施形態における半導体装置の製造工程を示した工程図である。
【図７】第２の実施形態における半導体装置の製造工程を示した工程図である。
【図８】第２の実施形態における半導体装置の製造工程を示した工程図である。
【図９】第３の実施形態における半導体装置の製造工程を示した工程図である。
【図１０】第３の実施形態における半導体装置の製造工程を示した工程図である。
【図１１】第３の実施形態における半導体装置の製造工程を示した工程図である。
【図１２】第３の実施形態における半導体装置の製造工程を示した工程図である。
【図１３】本発明の半導体製造装置の平面図である。
【図１４】半導体装置の一例であるＮＡＮＤ型フラッシュメモリの膜構造を示した説明図である。
【図１５】トリミングを行った後に形成されるマスクの一例である。
【符号の説明】
【００６８】
Ｗ 半導体ウエハ
２１ ＳｉＯ2膜
２２ アモルファスシリコン膜
２３ ＳｉＮ膜
２４ 反射防止膜
２５ レジスト膜
２６ レジストパターン
１３０ 半導体製造装置
１３０Ａ 制御部
【技術分野】
【０００１】
本発明は、パターン形成方法、半導体製造装置及び前記方法を実行するコンピュータプログラムを格納した記憶媒体に関する。
【背景技術】
【０００２】
一般に半導体装置の製造工程においてはフォトリソグラフィ技術を利用して被処理基板である半導体ウエハ（以下、ウエハという。）上に多層化された微細な配線構造を形成している。フォトリソグラフィ技術においては、例えば絶縁膜などの被エッチング膜の上層に開口部を備えたマスクを積層し、この開口部を介して被エッチング膜をエッチングした後、このマスクを除去することにより配線構造をパターニングしている。
【０００３】
前記マスクは例えばウエハ表面に感光性の樹脂からなるレジスト膜を塗布し、露光、現像工程を経てこのレジスト膜に上述の配線構造に対応した開口部をパターニングすることにより形成される。従って前記露光工程に用いられる露光装置の解像度によって配線構造の微細さが影響を受けることになり、露光の線幅は配線の線幅に略等しくなる。
【０００４】
半導体装置の一例としてＮＡＮＤ型フラッシュメモリの回路構造を図に示す。図１４（ａ）は上側から前記回路構造を見た図であり、図１４（ｂ）は図１３（ａ）におけるＡ−Ａ矢視断面図である。図中１１はワード線と呼ばれる基板１０表面に直線上に複数形成された積層構造を有する膜であり、上側から見ると互いに並行するように形成されている。図１４（ｂ）に示すようにワード線１１は、例えば酸化シリコン膜１５、ポリシリコン膜１６、ＯＮＯ膜１７、ポリシリコン膜１８が下からこの順に積層されて構成されている。
【０００５】
また基板１０表面には前記ワード線１１間を跨ぐように導体であるシリコン膜１２が多数形成され、これらシリコン膜１２はワード線１１と直交するように配列されており、アクティブと呼ばれる互いに並行する電気が流れる複数のライン１２Ａを形成している。そして、図１４（ａ）において点線で囲ったシリコン膜１２の配列方向とワード線１１との交差部分１９はトランジスタの役割を有するように構成されており、交差部分１９におけるＯＮＯ膜１７には電荷が蓄積される。
【０００６】
ワード線１１の幅の大きさ、隣り合うワード線１１間における溝１１Ａの幅の大きさを夫々Ｌ１、Ｌ２とすると、Ｌ１に対してＬ２が大きすぎる場合は十分にＯＮＯ膜１７に電荷が蓄積されないおそれがある。また、Ｌ２に対してＬ１が大きすぎる場合にはワード線１１間における隣り合うポリシリコン膜１５，１５間及び１７，１７間の寄生容量が大きくなり、これらの膜間に電荷が蓄積されてしまったり、これら膜１５，１５間及び１７，１７間で電気が流れてしまうことでデバイスとしての機能が果たせなくなるおそれがあることから、概ねＬ１：Ｌ２＝１：１となるように構成される必要がある。また、シリコン膜１２によるライン１２Ａの幅の大きさ、隣り合う前記ライン１２Ａの間隔の大きさを夫々Ｌ３、Ｌ４とすると、デバイスの機能を担保するためにこれらＬ３及びＬ４はＬ１，Ｌ２と略同じ大きさとなるように構成される。
【０００７】
このようにＬ１〜Ｌ４間の大きさを略等しくする必要があることから、このＮＡＮＤ型フラッシュメモリにおいては、Ｌ１、Ｌ２、Ｌ３、Ｌ４を夫々小さくすると共にワード線１１とアクティブのライン１２Ａとを高密度に形成するほどトランジスタの機能を有する前記交差部分１９の高集積化を図ることができ、それによって記憶量の増加を図ることができる。そのように配線を微細に形成するために露光の解像度を高くして、レジストの下層の被エッチング膜に線幅の細いパターンを高密度に形成することが求められている。
【０００８】
そのような背景から露光装置としては、次第に微細な線幅で露光を行うものが用いられるようになっており、従来はＫｒＦエキシマレーザを用いて１３０ｎｍ程度の線幅で露光を行う露光装置が用いられていたが、そのような露光装置に代わりＡｒＦエキシマレーザを用いて７０ｎｍ程度の線幅で露光を行うものが用いられるようになった。また、その他にＡｒＦエキシマレーザを用いると共に液浸露光と呼ばれるウエハ表面に液膜を形成しその液膜を介して露光を行う手法が用いられることで、４０〜５０ｎｍ程度の線幅で露光を行う技術が開発されている。しかし、一般に露光装置は高価であり、要求される配線の線幅に応じて露光装置を変えることは投資がかさむという問題がある。
【０００９】
また、いずれは配線の微細化の要求がさらに進み、３０ｎｍ程度ないしは２０ｎｍ程度の線幅で露光を行うことが要求されると考えられており、露光装置の性能を超えた解像度が求められることが予想されていることから、ダブルパターニングと呼ばれる手法を用いてエッチングすることが検討されている。このダブルパターニングについて説明すると、例えばレジストマスクを用いてそのレジストマスクの下層の例えばＳｉＮなどの無機膜をパターンマスクとして形成し、続いてそのマスクの壁部の左右両側にサイドウォールと呼ばれる側壁を形成する。そしてこの側壁をマスクとしてパターンマスクの下層膜をエッチングすることでパターンマスクに形成された１つのパターンから２つのパターンをその下層膜に形成する手法であり、この手法によればパターンマスクにおけるパターンの線幅の略半分の線幅を持ったパターンをその略２倍の密度で前記下層膜に形成することができる。
【００１０】
ところで、露光装置により形成できるレジストパターンの線幅の大きさは限界があり、通常はレジストのマスク部分の線幅と、レジストパターンの幅とが概ね１対１になるため、そのレジスト膜の下層のパターンマスクを構成するＳｉＮ膜においてもマスク部分の線幅と、パターンの線幅とが概ね１対１になる。そこで、図１５（ａ）に示すようにＳｉＮ膜１０Ａにパターン１０Ｂを作成後、上述のように最終的に被エッチング膜に形成されるパターンの幅と、隣り合うパターン間の間隔とが概ね１対１になるようにすることを目的として、エッチングによりパターン１０Ｂの幅の大きさを制御するトリミングと呼ばれる処理が行われる。
【００１１】
しかし、このトリミングを行った場合、パターン１０Ｂの側壁の形状を垂直に制御することが難しく、図１５（ｂ）のようにパターン１０Ｂを形成する壁部の上部側が先細るいわゆる肩落ち形状となることで、図１５（ｃ）のように前記壁部の形状に合わせてサイドウォール１０Ｃが形成されてしまう。このようなサイドウォール１０Ｃが形成されることで前記ＳｉＮ膜１０Ａの下層の膜をエッチングしたときにその形状が正常なものとならず、被エッチング膜に正常にパターンを形成できないおそれがある。
【００１２】
また、上記ダブルパターニングを用いても、前記ＡｒＦエキシマレーザを利用した露光装置を用いてレジストの露光を行っている場合は、前記被エッチング膜に３０ｎｍ程度の線幅のパターンを形成することが限界と考えられており、また、前記ＡｒＦエキシマレーザを利用した露光装置を用い、さらに液浸露光によりレジストの露光を行っている場合は、前記被エッチング膜に３０ｎｍ程度の線幅のパターンを形成することが限界と考えられている。従って配線の微細化の要請がさらに進み、例えば１０ｎｍ程度の配線の形成が要請された場合に対応できないと考えられている。
【００１３】
なお、特許文献１にはこのダブルパターニングを利用した半導体装置の製造方法について記載されているが、このような問題を解決できるものではない。またＣＭＰなどをエッチングの他に行う必要があり、手間がかかるという問題がある。
【００１４】
なお、レジスト膜のレジストパターンに沿ってレジスト膜の下層の犠牲膜にパターンを形成した後、レジスト膜を除去し、さらに前記パターンとずれるように新たなレジストパターンを備えたレジスト膜を形成し、そのレジストパターンに沿ってさらに前記犠牲膜にパターンを形成することで犠牲膜の下層の被エッチング膜に密なパターンを形成することも知られているが、そのようにパターンの形成を行うためには基板の位置合わせが難しいという問題がある。
【特許文献１】特開２００６−２６１３０７
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明は、このような事情に基づいてなされたものであり、基板上の膜にプラズマエッチングにより平行なライン状のパターンを形成するパターン形成方法において、前記パターンの微細化を図ることができるパターン形成方法、半導体製造装置及び記憶媒体を提供することである。
【課題を解決するための手段】
【００１６】
本発明のパターン形成方法は、基板上の膜にプラズマエッチングにより多数の平行なライン状の溝を形成するパターン形成方法において、
上段側から１層目、２層目、３層目と呼ぶ３層の膜が積層され更に１層目にライン状のマスクパターンが形成された基板を用い、
前記マスクパターンの上に薄膜を成膜した後、プラズマにより異方性エッチングを行って当該マスクパターンのマスク部分の両側壁に末広がりの堆積部分を残しかつこれら堆積部分の間は２層目の膜の表面を露出させて、各マスク部分の両側壁に形成された２本の堆積部分の組を多数形成する工程（ａ）と、
前記マスク部分を除去した後、前記堆積部分をマスクとして前記２層目の膜をプラズマによりエッチングし、更に当該堆積部分を除去することで当該２層目の膜に前記堆積部分の組に対応するマスク部分の組からなるマスクパターンを形成する工程（ｂ）と、
前記１層目の膜に形成されていたマスクパターンのマスク部分の幅方向中央部の位置に対応する領域を挟んで対向する２つのマスク部分の間において、これらマスク部分の側壁に末広がりの堆積部分を残しかつこれら堆積部分の間は３層目の膜の表面を露出させると共に、前記２つのマスクパターン以外の互いに隣接するマスク部分の間には連続した堆積部分を残す工程（ｃ）と、
しかる後、２層目の膜から形成されたマスク部分を除去した後、前記堆積部分をマスクとして前記３層目の膜をプラズマによりエッチングし、更に当該堆積部分を除去することで当該３層目の膜に溝を形成する工程（ｄ）と、
を含むことを特徴とする。この場合、例えば前記３層目の膜において形成された各溝の幅と、互いに隣接する各溝間の幅とが概ね１対１であり、その場合は例えば、前記１層目のマスクパターンは、その溝幅と互いに隣接する各溝間のマスク部分の幅とが概ね１対１である。また、前記工程（ａ）及び工程（ｃ）で形成される各末広がりの堆積部分の横幅と、前記１層目のマスクパターンの溝幅とが例えば１対３である。
【００１７】
また、他の発明のパターン形成方法は、基板上の膜にプラズマエッチングにより多数の平行なライン状の溝を形成するパターン形成方法において、
上段側から１層目、２層目、３層目、４層目と呼ぶ４層の膜が積層され更に１層目にライン状のマスクパターンが形成された基板を用い、
前記マスクパターンの上に薄膜を成膜した後、プラズマにより異方性エッチングを行って当該マスクパターンのマスク部分の両側壁に末広がりの堆積部分を残しかつこれら堆積部分の間は２層目の膜の表面を露出させて、各マスク部分の両側壁に形成された２本の堆積部分の組を多数形成する工程（ａ）と、
前記マスク部分を除去した後、前記堆積部分をマスクとして前記２層目の膜をプラズマによりエッチングし、更に当該堆積部分を除去することで当該２層目の膜に前記堆積部分の組に対応するマスク部分の組からなるマスクパターンを形成する工程（ｂ）と、
次いで前記２層目のマスクパターンを用い、前記工程（ａ）、（ｂ）と同等の工程をこの順に行うことにより、前記２層目のマスクパターンのマスク部分の両側壁に形成した末広がりの堆積部分の組に対応するマスク部分の組からなるマスクパターンを、３層目の膜に形成する工程（ｃ）と、
その後、３層目の膜から形成されたマスクパターンの上に薄膜を成膜し、更にプラズマにより異方性エッチングを行って、前記１層目の膜に形成されていたマスクパターンのマスク部分の幅方向中央部の位置に対応する領域を挟んで対向する２つのマスク部分の間において、これらマスク部分の側壁に末広がりの堆積部分を残しかつこれら堆積部分の間は４層目の膜の表面を露出させると共に、前記２つのマスクパターン以外の互いに隣接するマスク部分の間には連続した堆積部分を残す工程（ｄ）と、
しかる後、前記３層目の膜から形成されたマスク部分を除去した後、前記工程（ｄ）にて残された堆積部分をマスクとして４層目の膜をプラズマによりエッチングし、更に当該堆積部分を除去することで当該４層目の膜に溝を形成する工程（ｅ）と、
を含むことを特徴とする。この場合前記４層目の膜において形成された各溝の幅と、各溝間の幅とが例えば概ね１対１であり、さらにその場合例えば前記１層目の膜のマスクパターンは、その溝幅と各溝間のマスク部分の幅とが概ね１対１である。前記工程（ａ）、工程（ｃ）及び工程（ｄ）で形成される各末広がりの堆積部分の横幅と、前記１層目のマスクパターンの溝幅とが例えば１対５である。
【００１８】
さらに他の発明のパターン形成方法は、基板上の膜にプラズマエッチングにより多数の平行なライン状の溝を形成するパターン形成方法において、
最上段側から下に向かって１層目、２層目‥と呼ぶｎ（ｎは５以上の整数）層の膜が積層され更に１層目にライン状のマスクパターンが形成された基板を用い、
前記マスクパターンの上に薄膜を成膜した後、プラズマにより異方性エッチングを行って当該マスクパターンのマスク部分の両側壁に末広がりの堆積部分を残しかつこれら堆積部分の間は２層目の膜の表面を露出させて、各マスク部分の両側壁に形成された２本の堆積部分の組を多数形成する工程（ａ）と、
前記マスク部分を除去した後、前記堆積部分をマスクとして前記２層目の膜をプラズマによりエッチングし、更に当該堆積部分を除去することで当該２層目の膜に前記堆積部分の組に対応するマスク部分の組からなるマスクパターンを形成する工程（ｂ）と、
次いで前記２層目のマスクパターンを用い、前記工程（ａ）、（ｂ）と同等の工程をこの順に行うことにより、前記２層目のマスクパターンのマスク部分の両側壁に形成した末広がりの堆積部分の組に対応するマスク部分の組からなるマスクパターンを、３層目の膜に形成する工程（ｃ）と、
この工程（ｃ）と同等の工程を３層目以降の膜から（ｎ−１）層目までの膜について行って、（ｎ−２）層目のマスクパターンのマスク部分の両側壁に形成した末広がりの堆積部分の組に対応するマスク部分の組からなるマスクパターンを、（ｎ−１）層目の膜に形成する工程（ｄ）と、
その後、前記（ｎ−１）層目の膜から形成されたマスクパターンの上に薄膜を成膜し、更にプラズマにより異方性エッチングを行って、前記１層目の膜に形成されていたマスクパターンのマスク部分の幅方向中央部の位置に対応する領域を挟んで対向する２つのマスク部分の間において、これらマスク部分の側壁に末広がりの堆積部分を残しかつこれら堆積部分の間はｎ層目の膜の表面を露出させると共に、前記２つのマスクパターン以外の互いに隣接するマスク部分の間には連続した堆積部分を残す工程（ｅ）と、
しかる後、（ｎ−１）層目の膜から形成されたマスク部分を除去した後、前記工程（ｅ）にて残された堆積部分をマスクとして前記ｎ層目の膜をプラズマによりエッチングし、更に当該堆積部分を除去することで当該ｎ層目の膜に溝を形成する工程（ｆ）と、
を含むことを特徴とする。この場合、例えば前記ｎ層目の膜において形成された各溝の幅と、各溝間の幅とが概ね１対１であり、さらにその場合は例えば前記１層目の膜のマスクパターンは、その溝幅と各溝間のマスク部分の幅とが概ね１対１である。前記工程（ａ）、工程（ｃ）、工程（ｄ）及び工程（ｅ）で形成される各末広がりの堆積部分の横幅と、前記１層目のマスクパターンの溝幅とが例えば１対７である。
【００１９】
本発明の半導体製造装置は、基板を収納したキャリアが載置され、このキャリア内の基板のロード、アンロードが行われるローダモジュールと、
このローダモジュールを介して基板が搬入される真空雰囲気の搬送室と、
前記搬送室を介して基板が搬入される基板に成膜処理を行う成膜モジュールと、
前記搬送室を介して基板が搬入される基板にエッチング処理を行うエッチングモジュールと、
前記搬送室、ローダモジュール、成膜モジュール及びエッチングモジュール間で基板を搬送する基板搬送手段と、
上述のパターン形成方法を実施するように基板搬送手段の動作を制御する制御手段と、
を備えたことを特徴とする。
【００２０】
また、本発明の記憶媒体は、基板に対して処理を行う半導体製造装置に用いられ、コンピュータ上で動作するコンピュータプログラムを格納した記憶媒体であって、
前記コンピュータプログラムは上述のパターン形成方法を実施するようにステップ群が組まれていることを特徴とする。
【発明の効果】
【００２１】
本発明によれば、積層膜が形成された基板の最上段側の１層目の膜に形成されたライン状のマスクパターンを用いて、その下層の膜に溝を形成するにあたり、所定の膜にて形成されたマスク部分の配列の中でサイドウォール（末広がりの堆積部分）を形成し且つこれらの堆積部分間に下層の膜を露出させた部位と、マスク部分間を埋めた部分（連続した堆積を形成した部分）とを存在させ、それら堆積部分をマスクとしてその下層の膜をエッチングするという発想により、前記１層目の膜のパターンを微細化したパターンを前記下層の膜に形成することができる。そして前記積層膜を構成する各膜の寸法を制御することで、当該積層膜をエッチングして得られる前記パターンを構成する各溝の幅と互いに隣接する溝間との大きさを互いに等しくすることができ、しかも各膜のマスクパターンのマスク部分の線幅を小さくするというトリミングを行わなくてよいため、その分工程が簡略化されるし、またトリミングに起因するマスク部分の形崩れに基づくエッチングへの悪影響も回避できる。従って、背景技術の欄で説明したＮＡＮＤ型フラッシュメモリなどの等しい幅を有する配線を、その配線の幅と同じ大きさの間隔をおいて平行に形成することが要求される半導体装置の製造に特に有効である。
【発明を実施するための最良の形態】
【００２２】
（第１の実施の形態）
本発明の半導体装置の製造方法の一実施形態が適用されるシリコン基板であるウエハＷについて図１（ａ）を用いて説明する。ウエハＷの表面には上段側からハードマスクであるＳｉＮ膜２４、ＳｉＯ2（酸化シリコン）膜２３、ＳｉＮ膜（窒化シリコン）２２、ＳｉＯ2膜２１がこの順に形成されており、ＳｉＮ膜２４には例えば背景技術の欄で説明したようなレジストを用いたフォトリソグラフィによりマスクパターン２５が形成されている。図ではその断面のみを示しているが、マスクパターン２５は紙面の表裏方向にライン状に伸びるように形成されており、またマスクパターン２５の底部にはＳｉＯ2膜２３が露出している。
【００２３】
この例ではマスクパターン２５は等間隔に形成されており、マスクパターン２５の幅Ｍ１の大きさ及び隣り合うマスクパターン２５，２５間の幅Ｍ２の大きさは８０ｎｍであり、Ｍ１対Ｍ２は１対１となっている。またＨ１，Ｈ２，Ｈ３で示すＳｉＮ膜２２、ＳｉＯ2膜２３、ＳｉＮ膜２４の厚さは夫々２７ｎｍ、２７ｎｍ、５５ｎｍである。
【００２４】
この第１の実施形態においては上述のようにマスクパターン２５及び各膜２２〜２４の寸法を設定することで、被エッチング膜であるＳｉＮ膜２２にマスクパターン２５に並行するパターンを、そのパターンの幅がマスクパターン２５の幅の１／３になり且つパターンの線幅と、隣り合うパターンとパターンとの間隔とが１対１になるように形成することを目的とする。従って、ＳｉＮ膜２２に形成されるパターンの数としてはマスクパターン２５の数の３倍になる（パターンの３倍化）。なお、マスクパターン２５の前記Ｍ１対Ｍ２及びＳｉＮ膜２２のパターンの幅とパターン間の間隔との比はこのように１対１になるように設計されるが、加工誤差を考慮して、デバイスの製造において影響を与えないように概ね１対１であればよい。概ね１対１とは一方を１としたときに他方が例えば０．９５〜１．０５であることをいう。
【００２５】
先ずウエハＷに処理ガスとして例えばＳｉＨ4ガスを供給すると共にウエハＷを加熱して熱ＣＶＤによる成膜処理を行い、マスクパターン２５の側面を含むウエハＷ表面全体にアモルファスシリコン膜３１を凹部３２が形成されるような膜厚で成膜し、然る後、成膜処理を停止する（図１（ｂ））。このアモルファスシリコン膜の膜厚については更に後述する。
【００２６】
続いてウエハＷに処理ガスとして例えばＯ2ガスとＨＢｒガスとを供給し、これらの処理ガスをプラズマ化し、アモルファスシリコン膜３１を下方に向けて異方性エッチングする。そして、ＳｉＮ膜２４のマスク部分の両側壁に下方へ向けて広がった、互いに組３３を構成する、アモルファスシリコン膜３１からなる堆積物（サイドウォール）３３ａ，３３ｂが残り、且つ同じ組３３を構成する堆積物３３ａと３３ｂとの間においてＳｉＮ膜２４表面が露出すると共に隣り合う組３３，３３間にＳｉＯ2膜２３が露出したらエッチングを停止する（図１（ｃ））。ここで、アモルファスシリコン膜３１は均一に下方にエッチングされることから、堆積物３３ａ，３３ｂの側壁の傾きは、アモルファスシリコン膜３１が均一に異方性エッチングされることで前記凹部３２の側壁の傾きと等しくなっており、そのことからエッチング終了後の堆積物３３ａ，３３ｂの横幅Ｍ６の大きさは、アモルファスシリコン膜３１の膜厚を制御することで制御される。図Ｘを用いて具体的に説明すると、図４（ａ）に示すように予めアモルファスシリコン膜３１を厚く形成しておけば、エッチング終了後に堆積物３３ａ、３３ｂ（図では３３ｂのみ図示）の横幅Ｍ６は大きくなり（図４（ｂ））、図４（ｃ）に示すように予めアモルファスシリコン膜３１を薄く形成しておけば、エッチング終了後に堆積物３３ａ、３３ｂ（図では３３ｂのみ図示）の横幅Ｍ６は小さくなる（図４（ｄ））。ここでは前記Ｍ６が２７ｎｍとなり、また、このときの堆積物の組３３と組３３との開口幅Ｍ３の大きさが２７ｎｍとなるような膜厚を有するように上記のアモルファスシリコン膜３１が形成される。後述の他の実施形態でもこれと同様に、各アモルファスシリコン膜の膜厚を制御することで当該アモルファスシリコン膜からエッチングにより形成される堆積物の横幅が制御される。
【００２７】
アモルファスシリコン膜３１のエッチング後、処理ガスとしてＣＦ4ガス、ＣＨＦ3ガス、Ａｒガス、Ｏ2ガス、ＣＨ2Ｆ2ガス及びＦ2ガスをウエハＷに供給し、これらの処理ガスをプラズマ化してＳｉＮ膜２４をエッチングして除去し、同じ組３３を構成する堆積物３３ａ，３３ｂ間にＳｉＯ2膜２３を露出させる（図１（ｄ））。
【００２８】
その後、処理ガスとしてＡｒガスとＣ4Ｆ８ガスとをウエハＷに供給する。そしてこれらの処理ガスをプラズマ化し、前記堆積物３３ａ，３３ｂをマスクとしてＳｉＯ2膜２３を下方に向けて異方性エッチングする。そして、これら堆積物３３ａ，３３ｂに対応し、互いに組３４を構成するマスク部分３４ａ，３４ｂ間にマスクパターン３５を形成すると共に組３４，３４間にマスクパターン３６を形成して、これらマスクパターン３５及び３６の底部にＳｉＮ膜２２が露出したらエッチング処理を停止する（図２（ａ））。同じ組を構成する前記マスク部分３４ａ，３４ｂは、ＳｉＮ膜２４のマスク部分の幅方向中央部の位置に対応する領域を挟んで対向するように形成される。
【００２９】
然る後、処理ガスとしてＯ2ガスとＨＢｒガスとをウエハＷに供給し、これら処理ガスをプラズマ化してアモルファスシリコン膜３１からなる堆積物３３ａ，３３ｂをエッチングして除去する（図２（ｂ））。
【００３０】
その後、ウエハＷに処理ガスとして例えばＳｉＨ4ガスを供給すると共にウエハＷを加熱して熱ＣＶＤなどによる成膜処理を行い、ＳｉＮ膜２２の表面及びマスクパターン３５、３６の側面を含むＳｉＯ2膜２３の表面が被覆されると共にマスクパターン３５に対応した凹部３７が形成され、且つ当該膜から形成される堆積物３８ａ，３８ｂの横幅Ｍ５が２７ｎｍになるような膜厚でアモルファスシリコン膜３８を成膜する（図２（ｃ））。
【００３１】
前記成膜処理終了後、処理ガスとして例えばＯ2ガスとＨＢｒガスとをウエハＷに供給し、これらの処理ガスをプラズマ化してアモルファスシリコン膜３８を下方に向けて異方性エッチングする。そしてＳｉＯ2膜２３の表面を露出させる一方で、同じ組３４を構成するマスク部分３４ａ，３４ｂ間においてそれらマスク部分３４ａ，３４ｂの内側の側壁に夫々下方へ向けて広がったアモルファスシリコン膜３８の堆積物（サイドウォール）３８ａ，３８ｂを残し、且つこれら堆積物３８ａ，３８ｂ間にＳｉＮ膜２２を露出させると共に各マスクの組３４，３４間には連続したアモルファスシリコン膜３８の堆積物３８ｃが残るようにエッチングを停止する（図２（ｄ））。
【００３２】
前記エッチング停止後、処理ガスとして例えばＡｒガスとＣ4Ｆ８ガスとをウエハＷに供給し、これらの処理ガスをプラズマ化して、ＳｉＯ2膜２３をエッチングして除去し、堆積物３８ａと３８ｃとの間及び堆積物３８ｂと３８ｃとの間にＳｉＮ膜２２を露出させ、エッチング処理を停止する（図２（ｅ））。
【００３３】
その後、処理ガスとして例えばＣＦ4ガス、ＣＨＦ3ガス、Ａｒガス、Ｏ2ガス、ＣＨ2Ｆ2ガス及びＦ2ガスをウエハＷに供給する。そしてこれらの処理ガスをプラズマ化し、アモルファスシリコン膜３８の堆積物３８ａ〜３８ｃをマスクとしてＳｉＮ膜２２を下方に向けて異方性エッチングし、ＳｉＮ膜２２にパターン２０を形成する。パターン２０の底部にＳｉＯ2膜２１が露出したらエッチング処理を停止する（図３（ａ））。上述のようにパターン２０の幅、互いに隣接するパターン２０，２０間の幅Ｍ４、Ｍ５は互いに等しく、ＳｉＮ膜２４のマスクパターン２５の幅Ｍ１の３分の１の大きさである２７ｎｍである。従って、Ｍ１：Ｍ３：Ｍ５＝３：１：１である。
【００３４】
パターン２０が形成された後、処理ガスとして例えばＯ2ガスとＨＢｒガスとをウエハＷに供給し、これらの処理ガスをプラズマ化して、前記堆積物３８ａ，３８ｂ，３８ｃをエッチングして除去する（図３（ｂ））。
【００３５】
この第１の実施形態によればＳｉＮ膜２４のマスク部分に形成されたアモルファスシリコン膜３１からなる末広がりの堆積部（サイドウォール）３３ａ，３３ｂを起点として加工し、その後ＳｉＮ膜２２上において間隔が大きい同じ組３４を構成するマスク部分３４ａ，３４ｂ間にアモルファスシリコン膜３８からなる堆積物３８ａ，３８ｂを互いに間隔をおいて形成すると共に異なる組３４を構成する近接したマスク部分３４ａ、３４ｂ間にこれらマスク部分間を埋めるように連続した堆積を形成した堆積物３８ｃを形成し、ＳｉＮ膜２２をエッチングしている。このようにエッチングを行うことでＳｉＮ膜２４に形成されたパターン２５の１／３の線幅のパターン２０がＳｉＮ膜２２に形成されるパターン２５の数の３倍数をもって形成されるようにしている。従って当該パターン２０の微細化を図ることができ、このパターン２０を用いることで微細な配線を有する半導体装置を形成することができる。そのため、露光の線幅の大きい例えば、ＫｒＦエキシマレーザなどの露光装置などのコスト的に有利な露光装置を用いながら微細なパターンを形成できる利点もある。
【００３６】
またこの第１の実施の形態においてはウエハＷのＳｉＯ2膜２１上の各膜の寸法を制御し、さらに各アモルファスシリコン膜３１，３８の膜厚を制御することで各膜から形成される堆積物３４ａ、３４ｂ、３８ａ及び３８ｂの横幅を制御してＳｉＮ膜２２に形成される各パターン（溝）２０の幅と隣接するパターン２０，２０間との大きさが互いに等しく形成されるようになっており、しかもＳｉＮ膜２４のマスク部分の線幅を小さくするというトリミングを行わなくてよいため、その分工程が簡略化されるし、またトリミングに起因するマスク部分の形崩れに基づくエッチングへの悪影響も回避できる。従って、背景技術の欄で説明したＮＡＮＤ型フラッシュメモリなどの等しい幅を有する配線を、その配線の幅と同じ大きさの間隔をおいて平行に形成することが要求される半導体装置の製造に特に有効である。
【００３７】
（第２の実施の形態）
続いて本発明の第２の実施の形態について説明する。この第２の実施形態に用いられるウエハＷは図５（ａ）に示すようにその表面に上段側からＳｉＮ膜４５ＳｉＯ2膜４４、ＳｉＮ膜４３、ＳｉＯ2膜４２、ＳｉＮ膜４１がこの順に形成されており、ＳｉＮ膜４５には上述のＳｉＮ膜２４のマスクパターン２５と同様のマスクパターン４６が形成されている。
【００３８】
この例ではマスクパターン４６は等間隔に形成されており、マスクパターン４６の幅Ｎ１の大きさは例えば８０ｎｍである。また、マスクパターン４６，４６間の幅Ｎ２の大きさは８０ｎｍであり、Ｎ１対Ｎ２は１対１となっている。またＪ１，Ｊ２，Ｊ３，Ｊ４で示すＳｉＯ2膜４２、ＳｉＮ膜４３、ＳｉＯ2膜４４、ＳｉＮ膜４５の厚さは夫々１６ｎｍ、１６ｎｍ、１６ｎｍ、１６ｍである。
【００３９】
この第２の実施形態においては、上述のようにマスクパターン４６及び各膜４２〜４５の寸法を設定し、第１の実施形態と同様にサイドウォールの形成と、それをマスクとしたプラズマエッチングを繰り返し行う。それによってＳｉＮ膜４２にマスクパターン４６に並行するパターンを多数形成し、その形成したＳｉＮ膜４２のパターンの幅の大きさがマスクパターン４６の幅の大きさの１／５になり且つそのＳｉＮ膜２２のパターンの幅と隣接するパターンとパターンとの間隔とが概ね１対１になるようにすることを目的とする。従ってＳｉＮ膜４２に形成されるパターンの数としてはＳｉＮ膜４５に形成されたパターンの数の５倍になる（パターンの５倍化）。各膜をプラズマエッチングするために用いる処理ガス及びアモルファスシリコン膜を成膜するために用いる処理ガスは第１の実施形態で用いたものと同様のものを用いる。
【００４０】
先ず第１の実施形態と同様に熱ＣＶＤなどによる成膜処理を行い、マスクパターン４６の側面を含むウエハＷ表面全体にアモルファスシリコン膜５１を凹部５２が形成されるような膜厚で成膜する（図５（ｂ））。また、第１の実施形態と同様にこのアモルファスシリコン膜５１形成後、このアモルファスシリコン膜５１をエッチングしてこの膜５１による堆積物５３ａ及び５３ｂを形成するが、この堆積物５３ａ及び５３ｂの横幅Ｎ６が１６ｎｍになるような膜厚で当該アモルファスシリコン膜５１を形成する。続いてプラズマによりアモルファスシリコン膜５１を、ＳｉＮ膜４５の両側壁に下方へ向けて広がった堆積物（サイドウォール）５３ａ，５３ｂが残るように異方性エッチングする。ＳｉＮ膜４５のマスク部分の両側の堆積物５３ａ，５３ｂを互いに一つの組５３とすると、同じ組５３を構成する堆積物５３ａと５３ｂとの間においてＳｉＮ膜４５表面を露出させると共に各組５３間にＳｉＯ2膜４４を露出させてエッチングを停止する（図５（ｃ））。異なる組５３を構成する堆積物５３ａと堆積物５３ｂとの開口幅Ｎ３の大きさは例えば４８ｎｍである。
【００４１】
その後、ＳｉＮ膜４５をプラズマエッチングして除去し（図５（ｄ））、さらに前記堆積物５３ａ，５３ｂをマスクとしてＳｉＯ2膜４４をプラズマにより下方に向けて異方性エッチングして、堆積物５３ａ，５３ｂに対応するマスク部分５４からなるマスクパターン５５、５６を夫々形成する（図６（ａ））。マスクパターン５５は同じ組５３を構成する堆積物５３ａ，５３ｂ間に、マスクパターン５６は異なる組５３を構成する堆積物５３ａ，５３ｂ間に夫々対応して形成されたものとする。
【００４２】
続いて前記堆積物５３ａ，５３ｂをプラズマエッチングして除去し（図６（ｂ））、ウエハＷ表面にマスクパターン５５，５６に夫々対応した凹部５７，５８が形成され、且つ後述の堆積物６１ａ及び６１ｂの横幅Ｎ７が１６ｎｍになるような膜厚でアモルファスシリコン膜５９を成膜する（図６（ｃ））。
【００４３】
その後、プラズマによりアモルファスシリコン膜５９を下方に向けて異方性エッチングして、ＳｉＯ2膜４４からなるマスク部分５４の表面を露出させる一方で、当該マスク部分５４の両側壁部に夫々下方へ向けて広がった、互いに組６１を構成するアモルファスシリコン膜５９からなる堆積物（サイドウォール）６１ａ，６１ｂを残し、且つこれら各組６１，６１間にＳｉＮ膜４３を露出させ、エッチングを停止する（図６（ｄ））。
【００４４】
その後、ＳｉＯ2膜４４からなるマスク部分５４をプラズマエッチングして除去し（図７（ａ））、前記堆積物６１ａ，６１ｂをマスクとしてプラズマによりＳｉＮ膜４３を下方に向けて異方性エッチングして、当該ＳｉＮ膜４３にマスク部分６２により構成されるマスクパターンを形成する（図７（ｂ））。夫々ＳｉＮ膜４５に形成されていたマスク部分の幅方向の中央部の位置に対応する領域を挟んで対向するマスク部分６２，６２間に形成されたマスクパターンを６４、それ以外のマスク部分６２間に形成されたマスクパターンを６３とし、マスクパターン６４の幅＞マスクパターン６３の幅である。マスクパターン６３，６４形成後、プラズマエッチングにより前記堆積物６１ａ，６１ｂをエッチングして除去する（図７（ｃ））。
【００４５】
その後、熱ＣＶＤによりウエハＷ表面に前記マスクパターン６４に対応した凹部６６が形成されるような膜厚でアモルファスシリコン膜６７を成膜する（図７（ｄ））。このときもアモルファスシリコン膜６７は、当該膜６７から後で形成される堆積物６８ａ及び６８ｂの横幅が１６ｎｍになるような膜厚を有するように形成される。そしてプラズマによりアモルファスシリコン膜６７を下方に向けて異方性エッチングする。そしてＳｉＮ膜４３により構成されるマスク部分６２の表面を露出させる一方で、前記マスクパターン６４を構成するマスク部分６２ａ，６２ｂの側壁に夫々下方へ向けて広がったアモルファスシリコン膜６７の堆積物（サイドウォール）６８ａ，６８ｂを残し且つ堆積物６８ａ，６８ｂ間にＳｉＯ2膜４２を露出させると共にマスクパターン６３を構成するマスク部分６２ａ，６２ｂ間には連続したアモルファスシリコン膜６７の堆積物６８ｃを残すようエッチングを停止する（図８（ａ））。
【００４６】
その後、マスク部分６２をプラズマエッチングして除去し（図８（ｂ））、アモルファスシリコン膜６７の堆積物６８ａ〜６８ｃをマスクとしてＳｉＯ2膜４２を下方に向けてプラズマにより異方性エッチングし、ＳｉＯ2膜４２にパターン４０を形成する（図８（ｃ））。然る後、堆積物６８ａ〜６８ｃをプラズマエッチングにより除去する（図８（ｄ））。上述のようにパターン４０の幅Ｎ４、隣接するパターン４０，４０間の幅Ｎ５は互いに等しく、ＳｉＮ膜２５のマスクパターン２６の幅Ｎ１の５分の１の大きさである１６ｎｍである。従って、Ｎ１：Ｎ５：Ｎ６：Ｎ７＝５：１：１：１である。
【００４７】
この第２の実施形態においてもトリミングを行わずにＳｉＮ膜４５に形成されたパターン４６よりも微細な線幅のパターン４０をＳｉＯ2膜４２に形成することができるため、このパターン４０を利用して微細な配線を有する半導体装置を形成することができる。またパターン４０の幅と、隣り合うパターン４０，４０間の幅とが互いに等しいため、第１の実施形態と同様にＮＡＮＤ型フラッシュメモリなどの半導体装置の製造に特に有効である。
【００４８】
（第３の実施の形態）
続いて本発明の第３の実施の形態について説明する。この第３の実施形態に用いられるウエハＷは図９（ａ）に示すように上段側からＳｉＮ膜７６、ＳｉＯ2膜７５、ＳｉＮ膜７４、ＳｉＯ2膜７３、ＳｉＮ膜７２、ＳｉＯ2膜７１がこの順に形成されており、ＳｉＮ膜７６には上述のＳｉＮ膜２４のマスクパターン２５と同様のマスクパターン７７が形成されている。
【００４９】
この例ではマスクパターン７７は等間隔に形成されており、マスクパターン７７の幅Ｐ１の大きさは例えば８０ｎｍである。また、マスクパターン７７，７７間の幅Ｐ２の大きさは８０ｎｍであり、Ｐ１対Ｐ２は１対１となっている。またＫ１，Ｋ２，Ｋ３，Ｋ４，Ｋ５で示すＳｉＮ膜７２、ＳｉＯ2膜７３、ＳｉＮ膜７４、ＳｉＯ2膜７５、ＳｉＮ膜７６の厚さは夫々１１ｎｍ、１１ｎｍ、１１ｎｍ、１１ｎｍである。
【００５０】
この第３の実施形態においては、上述のようにマスクパターン７７及び各膜７２〜７６の寸法を設定し、第１の実施形態と同様にサイドウォールの形成と、それをマスクとしたプラズマエッチングを繰り返し行い、それによってＳｉＮ膜７２にマスクパターン７７に並行するパターンを多数形成し、その形成したＳｉＮ膜７２のパターンの幅の大きさがマスクパターン７７の幅の大きさの１／７になり且つそのＳｉＮ膜７２に形成されたパターンの幅と隣接するパターンとパターンとの間隔とが概ね１対１になるようにすることを目的とする。従って、ＳｉＮ膜７２に形成されるパターンの数としてはＳｉＮ膜７６に形成されたパターンの数の７倍になる（パターンの７倍化）。各膜をプラズマエッチングするために用いる処理ガス及びアモルファスシリコン膜を成膜するために用いる処理ガスは第１の実施形態で用いたものと同様のものを用いる。
【００５１】
先ず、マスクパターン７７の側面を含むウエハＷ表面全体にアモルファスシリコン膜８１を凹部８２が形成されるような膜厚で成膜する（図９（ｂ））。続いてアモルファスシリコン膜８１をプラズマにより下方に向けて異方性エッチングし、ＳｉＮ膜７６の両側壁に下方へ向けて広がったアモルファスシリコン膜８１からなる堆積物（サイドウォール）８３ａ，８３ｂを残すようにエッチングを行う。そしてＳｉＮ膜７６のマスク部分の両側壁部に形成された堆積物８３ａと堆積物８３ｂとを一つの組８３とすると、同じ組８３を構成する堆積物８３ａ，８３ｂ間にＳｉＮ膜７６が露出し、且つ隣り合う組８３，８３間にＳｉＯ2膜７５表面が露出したらエッチングを停止する。（図９（ｃ））。このとき互いに異なる組を構成する堆積物８３ａ、８３ｂ間の開口幅Ｐ３が例えば５７ｎｍであり、これら堆積物８３ａ及び８３ｂの横幅Ｐ６が１１ｎｍになるように前記アモルファスシリコン膜８１が形成される。
【００５２】
その後、ＳｉＮ膜７６をプラズマエッチングして除去し（図９（ｄ））、さらに前記堆積物８３ａ，８３ｂをマスクとしてＳｉＯ2膜７５をプラズマにより下方に向けて異方性エッチングして、堆積物８３ａ，８３ｂに対応するマスクパターンを構成するマスク部分８４を形成する（図１０（ａ））。マスクパターン８５の幅＞マスクパターン８６の幅である。
【００５３】
続いて前記堆積物８３ａ，８３ｂをプラズマエッチングして除去し（図１０（ｂ））、ウエハＷ表面にマスクパターン８５，８６に夫々対応した凹部８７，８８が形成され、且つ後に当該膜から形成される堆積物９１ａ及び９１ｂの横幅Ｐ７が１１ｎｍになるような膜厚を有するようにアモルファスシリコン膜８９を成膜する（図１０（ｃ））。
【００５４】
その後、プラズマによりアモルファスシリコン膜８９を下方に向けて異方性エッチングして、ＳｉＯ2膜７５からなるマスク部分８４の表面を露出させる一方で、マスク部分８４の両側壁部に夫々下方へ向けて広がった、互いに組９１を構成するアモルファスシリコン膜８９の堆積物（サイドウォール）９１ａ，９１ｂを残し、且つこれら堆積物９１ａ、９１ｂ間にＳｉＮ膜７４を露出させる（図１０（ｄ））。
【００５５】
その後、ＳｉＯ2膜７５からなるマスク部分８４をプラズマエッチングして除去し（図１０（ｅ））、前記堆積物９１ａ，９１ｂをマスクとしてプラズマによりＳｉＮ膜７４を下方に向けて異方性エッチングして、これら堆積物９１ａ，９１ｂに対応し、互いに組９２を構成する各マスク部分９２ａ，９２ｂを形成してエッチングを停止する（図１１（ａ））。これら組９２は、隣り合う各組９２，９２間の間隔が１つおきに等しくなるように配列されており、組９２，９２間に形成される互いに幅の異なるパターンを９３，９４とし、幅の大きい方をパターン９４とする。また同じ組９２を構成するマスク部分９２ａ，９２ｂ間に形成されるパターンを９５とする。
【００５６】
プラズマエッチングにより堆積物９１ａ及び９１ｂを除去した後（図１１（ｂ））、熱ＣＶＤによりウエハＷ表面にマスクパターン９３，９４に夫々対応した凹部９６、９７が形成され、且つ後に当該膜から形成される堆積物１０１ａ及び１０１ｂの横幅Ｐ８が１１ｎｍになるような膜厚を有するようにアモルファスシリコン膜９８を成膜し（図１１（ｃ））、プラズマによりアモルファスシリコン膜９８を下方に向けて異方性エッチングする。そしてＳｉＮ膜７４により構成されるマスク部分９２ａ，９２ｂの表面を露出させ、且つ同じ組９２を構成するマスク部分９２ａ、９２ｂ間にアモルファスシリコン膜９８からなる連続した堆積物１０１ｃを残すと共に同じ組９２のマスク部分９２ａ，９２ｂの外側の側壁に下方へ向かい広がった、互いに対となる堆積物１０１ａ，１０１ｂが残り、且つ異なる組９２、９２間に形成された堆積物１０１ａと１０１ｂとの間にはＳｉＯ2膜７３が露出するようにエッチングを停止する。このとき同じ組９２の側壁に形成された堆積物１０１ａ，１０１ｂ，１０１ｃを一つの組１０１とすると、組１０１は前記マスク部分９２ａ，９２ｂの配列に対応して形成され、組１０１，１０１の間隔が一つおきに等しくなっている。各組１０１間に形成される互いに幅の異なる開口部を１０２，１０３とし、開口部１０３の幅＞開口部１０２の幅とする。
【００５７】
続いてＳｉＮ膜７４からなるマスク部分９２ａ，９２ｂをプラズマエッチングにより除去し、同じ組１０１を構成する堆積物１０１ａ，１０１ｂ，１０１ｃ間に開口部１０２と等しい開口幅を持った開口部１０４を形成する（図１１（ｅ））。続いて堆積物１０１ａ〜１０１ｃをマスクとしてＳｉＯ2膜７３をプラズマにより下方へ異方性エッチングし、当該ＳｉＯ2膜７３に互いに幅の異なるマスクパターンを構成するマスク部分１０７を形成する。前記開口部１０２及び１０４に対応したマスクパターンを１０５、前記開口部１０３に対応したマスクパターンを１０６とし、また、マスクパターン１０６はＳｉＮ膜７６のマスク部分の幅方向の中央部の位置に対応する領域を挟むように対向して形成されたマスク部分１０７により形成される。（図１１（ｆ））。
【００５８】
続いてプラズマエッチングにより堆積物１０１ａ〜１０１ｃを除去して（図１２（ａ））、ウエハＷ表面にマスクパターン１０４に対応した凹部１０８が形成され、且つ後に当該膜から形成される堆積物１１１及び１１２の横幅Ｐ９が１１ｎｍになるような膜厚を有するようにアモルファスシリコン膜１１０を成膜し（図１２（ｂ））、その後、プラズマによりアモルファスシリコン膜１１０を下方に向けて異方性エッチングする。そしてＳｉＯ2膜７３からなるマスク部分１０７の表面を露出させる一方で、パターン１０６を構成するマスク部分１０７，１０７間においてこれらマスク部分１０７の側壁に下方へ向けて広がった堆積物１１１、１１２を夫々残し且つこれら堆積物１１１、１１２間にＳｉＮ膜７２を露出させると共にマスクパターン１０５を構成するマスク部分１０７，１０７間に連続した堆積物１１３を残すようにエッチングを停止する（図１２（ｃ））。
【００５９】
続いてマスク部分１０７をプラズマエッチングにより除去し（図１２（ｄ））、続いて堆積物１１１、１１２及び１１３をマスクとしてＳｉＮ膜７２をエッチングし、ＳｉＮ膜７２にパターン１２０を形成する（図１２（ｅ））。然る後、堆積物１１１〜１１３をプラズマエッチングにより除去する（図１２（ｆ））。上述のようにパターン１１１の幅Ｐ４、隣接するパターン１２０，１２０間の幅Ｐ５、は互いに等しく、ＳｉＮ膜７６のマスクパターン７７の幅Ｐ１の７分の１の大きさである１１ｎｍである。またＰ１：Ｐ６：Ｐ７：Ｐ８：Ｐ９＝７：１：１：１：１である。
【００６０】
この第３の実施形態においてもＳｉＮ膜７６に形成されたパターン７７よりも微細な線幅のパターン１２０をＳｉＮ膜７２に形成することができるため、このパターン１２０を利用して微細な配線を有する半導体装置を形成することができる。またパターン１２０の幅と、隣り合うパターン１２０，１２０間の幅とが互いに等しいため、第１の実施形態と同様にＮＡＮＤ型フラッシュメモリなどの半導体装置の製造に特に有効である。
【００６１】
上述の各実施形態においては、ウエハＷ表面を構成する膜に等間隔に形成された元のパターンからその下層の膜に元のパターンの１/３、１/５、１/７の幅を持ったパターンを等間隔に形成する手順を示したが、ウエハＷの表面の膜から所望のパターンを形成する膜までの膜の寸法を制御すると共に及び膜の積層数を増やし、そしてマスク部分の両側壁に堆積物を形成し、その堆積物をマスクとして堆積物の下層の膜をエッチングする工程を繰り返し行い、さらに上述のように近接したパターン間においては連続した堆積物を形成すると共に間隔が広いパターン間においてはパターンを構成するマスク部分の両側壁に堆積物を形成し且つこれらマスク部分間には下層の膜を露出させてエッチングを行うことで、元のパターンから１/７よりも縮小された、例えば１/９，１/１１、更にそれよりも微細な１／奇数の幅を持ったパターンを等間隔に形成することができる。
【００６２】
なお、ウエハＷを構成する膜の種類としては上述の例に限られず、例えばウエハＷ表面の膜はレジストにより構成されてもよい。またアモルファスシリコン膜を成膜する手法としては熱ＣＶＤに限られない。
【００６３】
続いて上述の半導体装置の製造方法を実施する半導体製造装置の一例について図１３を参照しながら説明する。半導体製造装置１３０は、ウエハＷのロード、アンロードを行うローダモジュールを構成し、第１のウエハ搬送手段１３１ａを備えた第１の搬送室１３１と、ロードロック室１３２，１３２と、第２のウエハ搬送手段１３３ａを備えた真空搬送室モジュールである第２の搬送室１３３と、を備えており、ウエハＷはそれを複数含むように構成された密閉型のキャリアＣに収納された状態でこの半導体製造装置１３０に搬送される。図中１３５はキャリアＣが載置されるロードポートであり、１３６はウエハＷの向きや偏心の調整を行うアライメント室である。
【００６４】
半導体製造装置１３０は、ウエハＷに対して熱ＣＶＤによる成膜処理を行うモジュールであるＣＶＤ成膜モジュール１３７，１３７と、ウエハＷを載置する載置台及びその載置台に平行するように設けられた電極を備え、その載置台と電極とに高周波が印加されることによりウエハＷにプラズマエッチング処理を行うエッチングモジュール１３８，９８とを備えており、これらモジュール１３７，１３８は前記第２の搬送室１３３に接続されている。図中Ｇは、ロードロック室１３２、１３２と第１の搬送室１３１または第２の搬送室１３３との間、あるいは第２の搬送室１３３と各処理モジュールとの間を仕切るゲートバルブ（仕切り弁）であり、ウエハＷを搬送する場合を除いて閉鎖される。
【００６５】
キャリアＣがロードポート１３５に載置されると、キャリアＣ内のウエハＷを第１のウエハ搬送手段１３１ａが第１の搬送室１３１を介してロードロック室１３２に搬送する。そして第２のウエハ搬送手段１３３ａがロードロック室１３２からウエハＷを受け取り、ＣＶＤ成膜モジュール１３７とエッチングモジュール１３８との間でウエハＷを受け渡し、上述の実施形態の各酸化膜の成膜処理がＣＶＤ成膜モジュール１３７にて行われ、各エッチング処理がエッチングモジュール１３８で行われる。各処理終了後、ウエハＷは第２のウエハ搬送手段１３３ａを介して第２の搬送室１３３からロードロック室１３２に受け渡され、第１のウエハ搬送手段１３１ａにより第１の搬送室１３１を介してキャリアＣに戻される。
【００６６】
この半導体製造装置１３０には、例えばコンピュータからなる制御手段である制御部１３０Ａが設けられている。この制御部１３０Ａは図示しないプログラム、ＣＰＵ（Central Processing Unit）及びメモリを備えており、前記プログラムには制御部１３０Ａから半導体製造装置１３０の各部に制御信号を送り、ウエハの搬送及び処理を進行させるように命令（各ステップ）が組み込まれている。また、例えばメモリには各モジュールの処理圧力、処理温度、処理時間、ガス流量または電力値などの処理パラメータの値が書き込まれる領域を備えており、ＣＰＵがプログラムの各命令を実行する際これらの処理パラメータが読み出され、そのパラメータ値に応じた制御信号がこの半導体製造装置１３０の各部に送られることになる。このプログラム（処理パラメータの入力操作や表示に関するプログラムも含む）は、コンピュータ記憶媒体例えばフレキシブルディスク、コンパクトディスク、ハードディスク、ＭＯ（光磁気ディスク）などからなる記憶部１３０Ｂに格納されて制御部１３０Ａにインストールされる。
【図面の簡単な説明】
【００６７】
【図１】第１の実施形態における半導体装置の製造工程を示した工程図である。
【図２】第１の実施形態における半導体装置の製造工程を示した工程図である。
【図３】第１の実施形態における半導体装置の製造工程を示した工程図である。
【図４】膜厚に応じて堆積物の横幅が変化する様子を示した説明図である。
【図５】第２の実施形態における半導体装置の製造工程を示した工程図である。
【図６】第２の実施形態における半導体装置の製造工程を示した工程図である。
【図７】第２の実施形態における半導体装置の製造工程を示した工程図である。
【図８】第２の実施形態における半導体装置の製造工程を示した工程図である。
【図９】第３の実施形態における半導体装置の製造工程を示した工程図である。
【図１０】第３の実施形態における半導体装置の製造工程を示した工程図である。
【図１１】第３の実施形態における半導体装置の製造工程を示した工程図である。
【図１２】第３の実施形態における半導体装置の製造工程を示した工程図である。
【図１３】本発明の半導体製造装置の平面図である。
【図１４】半導体装置の一例であるＮＡＮＤ型フラッシュメモリの膜構造を示した説明図である。
【図１５】トリミングを行った後に形成されるマスクの一例である。
【符号の説明】
【００６８】
Ｗ 半導体ウエハ
２１ ＳｉＯ2膜
２２ アモルファスシリコン膜
２３ ＳｉＮ膜
２４ 反射防止膜
２５ レジスト膜
２６ レジストパターン
１３０ 半導体製造装置
１３０Ａ 制御部
【特許請求の範囲】
【請求項１】
基板上の膜にプラズマエッチングにより多数の平行なライン状の溝を形成するパターン形成方法において、
上段側から１層目、２層目、３層目と呼ぶ３層の膜が積層され更に１層目にライン状のマスクパターンが形成された基板を用い、
前記マスクパターンの上に薄膜を成膜した後、プラズマにより異方性エッチングを行って当該マスクパターンのマスク部分の両側壁に末広がりの堆積部分を残しかつこれら堆積部分の間は２層目の膜の表面を露出させて、各マスク部分の両側壁に形成された２本の堆積部分の組を多数形成する工程（ａ）と、
前記マスク部分を除去した後、前記堆積部分をマスクとして前記２層目の膜をプラズマによりエッチングし、更に当該堆積部分を除去することで当該２層目の膜に前記堆積部分の組に対応するマスク部分の組からなるマスクパターンを形成する工程（ｂ）と、
その後、前記２層目から形成されたマスクパターンの上に薄膜を成膜し、更にプラズマにより異方性エッチングを行って、前記１層目の膜に形成されていたマスクパターンのマスク部分の幅方向中央部の位置に対応する領域を挟んで対向する２つのマスク部分の間において、これらマスク部分の側壁に末広がりの堆積部分を残しかつこれら堆積部分の間は３層目の膜の表面を露出させると共に、前記２つのマスクパターン以外の互いに隣接するマスク部分の間には連続した堆積部分を残す工程（ｃ）と、
しかる後、２層目の膜から形成されたマスク部分を除去した後、前記堆積部分をマスクとして前記３層目の膜をプラズマによりエッチングし、更に当該堆積部分を除去することで当該３層目の膜に溝を形成する工程（ｄ）と、
を含むことを特徴とするパターン形成方法。
【請求項２】
前記３層目の膜において形成された各溝の幅と、互いに隣接する各溝間の幅とが概ね１対１であることを特徴とする請求項１記載のパターン形成方法。
【請求項３】
前記１層目のマスクパターンは、その溝幅と互いに隣接する各溝間のマスク部分の幅とが概ね１対１であることを特徴とする請求項２記載のパターン形成方法。
【請求項４】
前記工程（ａ）及び工程（ｃ）で形成される各末広がりの堆積部分の横幅と、前記１層目のマスクパターンの溝幅とが１対３であることを特徴とする請求項３記載のパターン形成方法。
【請求項５】
基板上の膜にプラズマエッチングにより多数の平行なライン状の溝を形成するパターン形成方法において、
上段側から１層目、２層目、３層目、４層目と呼ぶ４層の膜が積層され更に１層目にライン状のマスクパターンが形成された基板を用い、
前記マスクパターンの上に薄膜を成膜した後、プラズマにより異方性エッチングを行って当該マスクパターンのマスク部分の両側壁に末広がりの堆積部分を残しかつこれら堆積部分の間は２層目の膜の表面を露出させて、各マスク部分の両側壁に形成された２本の堆積部分の組を多数形成する工程（ａ）と、
前記マスク部分を除去した後、前記堆積部分をマスクとして前記２層目の膜をプラズマによりエッチングし、更に当該堆積部分を除去することで当該２層目の膜に前記堆積部分の組に対応するマスク部分の組からなるマスクパターンを形成する工程（ｂ）と、
次いで前記２層目のマスクパターンを用い、前記工程（ａ）、（ｂ）と同等の工程をこの順に行うことにより、前記２層目のマスクパターンのマスク部分の両側壁に形成した末広がりの堆積部分の組に対応するマスク部分の組からなるマスクパターンを、３層目の膜に形成する工程（ｃ）と、
その後、３層目の膜から形成されたマスクパターンの上に薄膜を成膜し、更にプラズマにより異方性エッチングを行って、前記１層目の膜に形成されていたマスクパターンのマスク部分の幅方向中央部の位置に対応する領域を挟んで対向する２つのマスク部分の間において、これらマスク部分の側壁に末広がりの堆積部分を残しかつこれら堆積部分の間は４層目の膜の表面を露出させると共に、前記２つのマスクパターン以外の互いに隣接するマスク部分の間には連続した堆積部分を残す工程（ｄ）と、
しかる後、前記３層目の膜から形成されたマスク部分を除去した後、前記工程（ｄ）にて残された堆積部分をマスクとして４層目の膜をプラズマによりエッチングし、更に当該堆積部分を除去することで当該４層目の膜に溝を形成する工程（ｅ）と、
を含むことを特徴とするパターン形成方法。
【請求項６】
前記４層目の膜において形成された各溝の幅と、各溝間の幅とが概ね１対１であることを特徴とする請求項５記載のパターン形成方法。
【請求項７】
前記１層目の膜のマスクパターンは、その溝幅と各溝間のマスク部分の幅とが概ね１対１であることを特徴とする請求項６記載のパターン形成方法。
【請求項８】
前記工程（ａ）、工程（ｃ）及び工程（ｄ）で形成される各末広がりの堆積部分の横幅と、前記１層目のマスクパターンの溝幅とが１対５であることを特徴とする請求項７記載のパターン形成方法。
【請求項９】
基板上の膜にプラズマエッチングにより多数の平行なライン状の溝を形成するパターン形成方法において、
最上段側から下に向かって１層目、２層目‥と呼ぶｎ（ｎは５以上の整数）層の膜が積層され更に１層目にライン状のマスクパターンが形成された基板を用い、
前記マスクパターンの上に薄膜を成膜した後、プラズマにより異方性エッチングを行って当該マスクパターンのマスク部分の両側壁に末広がりの堆積部分を残しかつこれら堆積部分の間は２層目の膜の表面を露出させて、各マスク部分の両側壁に形成された２本の堆積部分の組を多数形成する工程（ａ）と、
前記マスク部分を除去した後、前記堆積部分をマスクとして前記２層目の膜をプラズマによりエッチングし、更に当該堆積部分を除去することで当該２層目の膜に前記堆積部分の組に対応するマスク部分の組からなるマスクパターンを形成する工程（ｂ）と、
次いで前記２層目のマスクパターンを用い、前記工程（ａ）、（ｂ）と同等の工程をこの順に行うことにより、前記２層目のマスクパターンのマスク部分の両側壁に形成した末広がりの堆積部分の組に対応するマスク部分の組からなるマスクパターンを、３層目の膜に形成する工程（ｃ）と、
この工程（ｃ）と同等の工程を３層目以降の膜から（ｎ−１）層目までの膜について行って、（ｎ−２）層目のマスクパターンのマスク部分の両側壁に形成した末広がりの堆積部分の組に対応するマスク部分の組からなるマスクパターンを、（ｎ−１）層目の膜に形成する工程（ｄ）と、
その後、前記（ｎ−１）層目の膜から形成されたマスクパターンの上に薄膜を成膜し、更にプラズマにより異方性エッチングを行って、前記１層目の膜に形成されていたマスクパターンのマスク部分の幅方向中央部の位置に対応する領域を挟んで対向する２つのマスク部分の間において、これらマスク部分の側壁に末広がりの堆積部分を残しかつこれら堆積部分の間はｎ層目の膜の表面を露出させると共に、前記２つのマスクパターン以外の互いに隣接するマスク部分の間には連続した堆積部分を残す工程（ｅ）と、
しかる後、（ｎ−１）層目の膜から形成されたマスク部分を除去した後、前記工程（ｅ）にて残された堆積部分をマスクとして前記ｎ層目の膜をプラズマによりエッチングし、更に当該堆積部分を除去することで当該ｎ層目の膜に溝を形成する工程（ｆ）と、
を含むことを特徴とするパターン形成方法。
【請求項１０】
前記ｎ層目の膜において形成された各溝の幅と、各溝間の幅とが概ね１対１であることを特徴とする請求項９記載のパターン形成方法。
【請求項１１】
前記１層目の膜のマスクパターンは、その溝幅と各溝間のマスク部分の幅とが概ね１対１であることを特徴とする請求項１０記載のパターン形成方法。
【請求項１２】
前記工程（ａ）、工程（ｃ）、工程（ｄ）及び工程（ｅ）で形成される各末広がりの堆積部分の横幅と、前記１層目のマスクパターンの溝幅とが１対７であることを特徴とする請求項１１記載のパターン形成方法。
【請求項１３】
基板を収納したキャリアが載置され、このキャリア内の基板のロード、アンロードが行われるローダモジュールと、
このローダモジュールを介して基板が搬入される真空雰囲気の搬送室と、
前記搬送室を介して基板が搬入される基板に成膜処理を行う成膜モジュールと、
前記搬送室を介して基板が搬入される基板にエッチング処理を行うエッチングモジュールと、
前記搬送室、ローダモジュール、成膜モジュール及びエッチングモジュール間で基板を搬送する基板搬送手段と、
請求項１ないし１２のいずれか一に記載のパターン形成方法を実施するように基板搬送手段の動作を制御する制御手段と、
を備えたことを特徴とする半導体製造装置。
【請求項１４】
基板に対して処理を行う半導体製造装置に用いられ、コンピュータ上で動作するコンピュータプログラムを格納した記憶媒体であって、
前記コンピュータプログラムは、請求項１ないし１２のいずれか一つに記載のパターン形成方法を実施するようにステップ群が組まれていることを特徴とする記憶媒体。
【請求項１】
基板上の膜にプラズマエッチングにより多数の平行なライン状の溝を形成するパターン形成方法において、
上段側から１層目、２層目、３層目と呼ぶ３層の膜が積層され更に１層目にライン状のマスクパターンが形成された基板を用い、
前記マスクパターンの上に薄膜を成膜した後、プラズマにより異方性エッチングを行って当該マスクパターンのマスク部分の両側壁に末広がりの堆積部分を残しかつこれら堆積部分の間は２層目の膜の表面を露出させて、各マスク部分の両側壁に形成された２本の堆積部分の組を多数形成する工程（ａ）と、
前記マスク部分を除去した後、前記堆積部分をマスクとして前記２層目の膜をプラズマによりエッチングし、更に当該堆積部分を除去することで当該２層目の膜に前記堆積部分の組に対応するマスク部分の組からなるマスクパターンを形成する工程（ｂ）と、
その後、前記２層目から形成されたマスクパターンの上に薄膜を成膜し、更にプラズマにより異方性エッチングを行って、前記１層目の膜に形成されていたマスクパターンのマスク部分の幅方向中央部の位置に対応する領域を挟んで対向する２つのマスク部分の間において、これらマスク部分の側壁に末広がりの堆積部分を残しかつこれら堆積部分の間は３層目の膜の表面を露出させると共に、前記２つのマスクパターン以外の互いに隣接するマスク部分の間には連続した堆積部分を残す工程（ｃ）と、
しかる後、２層目の膜から形成されたマスク部分を除去した後、前記堆積部分をマスクとして前記３層目の膜をプラズマによりエッチングし、更に当該堆積部分を除去することで当該３層目の膜に溝を形成する工程（ｄ）と、
を含むことを特徴とするパターン形成方法。
【請求項２】
前記３層目の膜において形成された各溝の幅と、互いに隣接する各溝間の幅とが概ね１対１であることを特徴とする請求項１記載のパターン形成方法。
【請求項３】
前記１層目のマスクパターンは、その溝幅と互いに隣接する各溝間のマスク部分の幅とが概ね１対１であることを特徴とする請求項２記載のパターン形成方法。
【請求項４】
前記工程（ａ）及び工程（ｃ）で形成される各末広がりの堆積部分の横幅と、前記１層目のマスクパターンの溝幅とが１対３であることを特徴とする請求項３記載のパターン形成方法。
【請求項５】
基板上の膜にプラズマエッチングにより多数の平行なライン状の溝を形成するパターン形成方法において、
上段側から１層目、２層目、３層目、４層目と呼ぶ４層の膜が積層され更に１層目にライン状のマスクパターンが形成された基板を用い、
前記マスクパターンの上に薄膜を成膜した後、プラズマにより異方性エッチングを行って当該マスクパターンのマスク部分の両側壁に末広がりの堆積部分を残しかつこれら堆積部分の間は２層目の膜の表面を露出させて、各マスク部分の両側壁に形成された２本の堆積部分の組を多数形成する工程（ａ）と、
前記マスク部分を除去した後、前記堆積部分をマスクとして前記２層目の膜をプラズマによりエッチングし、更に当該堆積部分を除去することで当該２層目の膜に前記堆積部分の組に対応するマスク部分の組からなるマスクパターンを形成する工程（ｂ）と、
次いで前記２層目のマスクパターンを用い、前記工程（ａ）、（ｂ）と同等の工程をこの順に行うことにより、前記２層目のマスクパターンのマスク部分の両側壁に形成した末広がりの堆積部分の組に対応するマスク部分の組からなるマスクパターンを、３層目の膜に形成する工程（ｃ）と、
その後、３層目の膜から形成されたマスクパターンの上に薄膜を成膜し、更にプラズマにより異方性エッチングを行って、前記１層目の膜に形成されていたマスクパターンのマスク部分の幅方向中央部の位置に対応する領域を挟んで対向する２つのマスク部分の間において、これらマスク部分の側壁に末広がりの堆積部分を残しかつこれら堆積部分の間は４層目の膜の表面を露出させると共に、前記２つのマスクパターン以外の互いに隣接するマスク部分の間には連続した堆積部分を残す工程（ｄ）と、
しかる後、前記３層目の膜から形成されたマスク部分を除去した後、前記工程（ｄ）にて残された堆積部分をマスクとして４層目の膜をプラズマによりエッチングし、更に当該堆積部分を除去することで当該４層目の膜に溝を形成する工程（ｅ）と、
を含むことを特徴とするパターン形成方法。
【請求項６】
前記４層目の膜において形成された各溝の幅と、各溝間の幅とが概ね１対１であることを特徴とする請求項５記載のパターン形成方法。
【請求項７】
前記１層目の膜のマスクパターンは、その溝幅と各溝間のマスク部分の幅とが概ね１対１であることを特徴とする請求項６記載のパターン形成方法。
【請求項８】
前記工程（ａ）、工程（ｃ）及び工程（ｄ）で形成される各末広がりの堆積部分の横幅と、前記１層目のマスクパターンの溝幅とが１対５であることを特徴とする請求項７記載のパターン形成方法。
【請求項９】
基板上の膜にプラズマエッチングにより多数の平行なライン状の溝を形成するパターン形成方法において、
最上段側から下に向かって１層目、２層目‥と呼ぶｎ（ｎは５以上の整数）層の膜が積層され更に１層目にライン状のマスクパターンが形成された基板を用い、
前記マスクパターンの上に薄膜を成膜した後、プラズマにより異方性エッチングを行って当該マスクパターンのマスク部分の両側壁に末広がりの堆積部分を残しかつこれら堆積部分の間は２層目の膜の表面を露出させて、各マスク部分の両側壁に形成された２本の堆積部分の組を多数形成する工程（ａ）と、
前記マスク部分を除去した後、前記堆積部分をマスクとして前記２層目の膜をプラズマによりエッチングし、更に当該堆積部分を除去することで当該２層目の膜に前記堆積部分の組に対応するマスク部分の組からなるマスクパターンを形成する工程（ｂ）と、
次いで前記２層目のマスクパターンを用い、前記工程（ａ）、（ｂ）と同等の工程をこの順に行うことにより、前記２層目のマスクパターンのマスク部分の両側壁に形成した末広がりの堆積部分の組に対応するマスク部分の組からなるマスクパターンを、３層目の膜に形成する工程（ｃ）と、
この工程（ｃ）と同等の工程を３層目以降の膜から（ｎ−１）層目までの膜について行って、（ｎ−２）層目のマスクパターンのマスク部分の両側壁に形成した末広がりの堆積部分の組に対応するマスク部分の組からなるマスクパターンを、（ｎ−１）層目の膜に形成する工程（ｄ）と、
その後、前記（ｎ−１）層目の膜から形成されたマスクパターンの上に薄膜を成膜し、更にプラズマにより異方性エッチングを行って、前記１層目の膜に形成されていたマスクパターンのマスク部分の幅方向中央部の位置に対応する領域を挟んで対向する２つのマスク部分の間において、これらマスク部分の側壁に末広がりの堆積部分を残しかつこれら堆積部分の間はｎ層目の膜の表面を露出させると共に、前記２つのマスクパターン以外の互いに隣接するマスク部分の間には連続した堆積部分を残す工程（ｅ）と、
しかる後、（ｎ−１）層目の膜から形成されたマスク部分を除去した後、前記工程（ｅ）にて残された堆積部分をマスクとして前記ｎ層目の膜をプラズマによりエッチングし、更に当該堆積部分を除去することで当該ｎ層目の膜に溝を形成する工程（ｆ）と、
を含むことを特徴とするパターン形成方法。
【請求項１０】
前記ｎ層目の膜において形成された各溝の幅と、各溝間の幅とが概ね１対１であることを特徴とする請求項９記載のパターン形成方法。
【請求項１１】
前記１層目の膜のマスクパターンは、その溝幅と各溝間のマスク部分の幅とが概ね１対１であることを特徴とする請求項１０記載のパターン形成方法。
【請求項１２】
前記工程（ａ）、工程（ｃ）、工程（ｄ）及び工程（ｅ）で形成される各末広がりの堆積部分の横幅と、前記１層目のマスクパターンの溝幅とが１対７であることを特徴とする請求項１１記載のパターン形成方法。
【請求項１３】
基板を収納したキャリアが載置され、このキャリア内の基板のロード、アンロードが行われるローダモジュールと、
このローダモジュールを介して基板が搬入される真空雰囲気の搬送室と、
前記搬送室を介して基板が搬入される基板に成膜処理を行う成膜モジュールと、
前記搬送室を介して基板が搬入される基板にエッチング処理を行うエッチングモジュールと、
前記搬送室、ローダモジュール、成膜モジュール及びエッチングモジュール間で基板を搬送する基板搬送手段と、
請求項１ないし１２のいずれか一に記載のパターン形成方法を実施するように基板搬送手段の動作を制御する制御手段と、
を備えたことを特徴とする半導体製造装置。
【請求項１４】
基板に対して処理を行う半導体製造装置に用いられ、コンピュータ上で動作するコンピュータプログラムを格納した記憶媒体であって、
前記コンピュータプログラムは、請求項１ないし１２のいずれか一つに記載のパターン形成方法を実施するようにステップ群が組まれていることを特徴とする記憶媒体。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２００９−１６４２０５（Ｐ２００９−１６４２０５Ａ）
【公開日】平成２１年７月２３日（２００９．７．２３）
【国際特許分類】
【出願番号】特願２００７−３３９９２２（Ｐ２００７−３３９９２２）
【出願日】平成１９年１２月２８日（２００７．１２．２８）
【出願人】（０００２１９９６７）東京エレクトロン株式会社 (5,184)
【Ｆターム（参考）】
【公開日】平成２１年７月２３日（２００９．７．２３）
【国際特許分類】
【出願日】平成１９年１２月２８日（２００７．１２．２８）
【出願人】（０００２１９９６７）東京エレクトロン株式会社 (5,184)
【Ｆターム（参考）】
[ Back to top ]