【課題】簡易な製造工程で、ライン幅およびスペース幅をシュリンクした複数のパターンを形成可能な半導体装置の製造方法を提供する。
【解決手段】ａ−Ｓｉ膜３の側壁部のみを残して、その上にＳｉＯ_２膜４を形成し、さらに側壁部の側面以外で基板上に形成されたＳｉＯ_２膜４を除去した後に、基板全面にａ−Ｓｉ膜５を形成し平坦化する。ａ−Ｓｉ膜３、５とＳｉＯ_２膜４の一方を除去して、この後１／３ピッチのラインアンドスペースを形成する。 （もっと読む）

【課題】２回のマスク工程によるライン線幅の臨界寸法の不均一性を改善させることができる半導体素子の微細パターン形成方法の提供。
【解決手段】被エッチング層２０１上に第１エッチング阻止膜２０２を形成し、阻止膜上に第２エッチング阻止膜２０３を形成し、阻止膜上に第１犠牲膜を形成し、第１犠牲膜を選択的にエッチングして、第１犠牲パターンを形成し、第１犠牲パターンを含む阻止膜の上面に沿って第２犠牲膜２０９を形成し、第１犠牲パターンが露出するように、第２犠牲膜と、阻止膜とをエッチングし、第１犠牲パターンを除去し、第２犠牲膜と、阻止膜とをエッチングして、第２犠牲パターンを形成する。第２犠牲パターンをエッチングバリア層として、第１エッチング阻止膜をエッチングし、第２犠牲パターンと、第１エッチング阻止膜とをエッチングバリア層として、被エッチング層をエッチングする。 （もっと読む）

【課題】１回の露光工程により微細パターンを形成する半導体素子の製造方法を提供すること。
【解決手段】被エッチング層が形成された基板１１上に、複数の第１ハードマスクパターン１３Ａを形成するステップと、その上に、複数の構造物と、複数のギャップを画定する犠牲膜とを均一に形成するステップと、犠牲膜上に第２ハードマスク膜を形成するステップと、第１ハードマスクパターン１３Ａと第２ハードマスクパターン１９Ａとの間に犠牲膜が露出するようにするステップと、第１ハードマスクパターン１３Ａと第２ハードマスクパターン１９Ａとの間に被エッチング層を露出させるステップと、第１ハードマスクパターン１３Ａ及び第２ハードマスクパターン１９Ａをエッチングマスクとして露出した被エッチング層をエッチングし、第１被エッチングパターン１２Ｂ及び第２被エッチングパターン１２Ｂ’を形成するステップとを含む。 （もっと読む）

【課題】微細化による配線のＥＭ耐性の劣化を抑制することができる構造を備えた半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１０の絶縁膜１１に形成され、上面に凹部１２ｃを有する第１の配線１２ｂと、絶縁膜１１及び第１の配線１２ｂの上に形成され、凹部１２ｃを露出すると共に側壁が順テーパー形状の接続孔１４ｃと配線溝１４ｂとを有する第２の絶縁膜１４と、接続孔１４ｃ及び凹部１２ｃに埋め込まれ、第１の配線１２ｂと接続するビア１９ｂと、配線溝１４ｂに形成され、ビア１９ｂと接続する第２の配線１９ａとを備える。 （もっと読む）

【課題】ビア抵抗の低減を図ることができる半導体装置の製造方法を提供する。
【解決手段】トレンチ５の底面のバリアメタル膜６を残存させつつ、ビア４の底面のバリアメタル膜６を除去する。次に、そのビア底面から露出する下層配線１を改質して、改質層７を形成する。次に、その改質層７を除去して、掘れ込み（凹部）８を形成する。そして、掘れ込み８、ビア４およびトレンチ５内にＣｕ膜９を堆積させて、ビアプラグ１０および上層配線１１を形成する。 （もっと読む）

【課題】コンタクトプラグの形成のための平坦化工程で障壁層が損傷することを防止することができる半導体素子及びその製造方法を提供する。
【解決手段】本発明の半導体素子の製造方法は、半導体基板上に複数の導電性構造物間の空間を埋め立てて上面が平坦化された絶縁膜を形成し、絶縁膜を部分的に除去して基板の一部を露出する開口を形成する。その後、開口の下部側壁及び底面に沿って形成された残留金属膜と開口の上部側壁及び残留金属膜の表面に沿って形成された金属窒化膜とを含む障壁層を形成する。障壁層を含む開口を埋め立てて金属プラグを形成する。 （もっと読む）

【課題】 解像限界以下の幅を持つ微細パターンを、少ない製造工程で形成できる微細パターンの形成方法を提供すること。
【解決手段】 基板１０１上に、薄膜１０２を形成し、薄膜１０２上に、レジスト膜１０３を形成し、レジスト膜１０３を、フォトリソグラフィ技術を用いて、所定の間隔を持つパターン１０３´に加工し、有機シリコンを含むソースガスと活性化された酸素種とを交互に供給し、加工されたレジスト膜１０３´、及び薄膜１０２上に、薄膜１０２及びレジスト膜１０３´とは異なったシリコン酸化膜１０５を形成し、シリコン酸化膜１０５を後退させ、加工されたレジスト膜１０３´の側壁上に側壁スペーサ１０５´を形成し、加工されたレジスト膜１０３´を除去し、側壁スペーサ１０５´をマスクに用いて、薄膜１０２を加工する。 （もっと読む）

【課題】回路パターンが形成された半導体基板上に積層された絶縁膜の平坦化を図ると共に、該絶縁膜の膜厚のバラツキを抑制することができる半導体装置の製造方法及び装置を提供する。
【解決手段】Ａ-Ａ線までエッチングされると、ＳＯＧ膜１６からＢＰＳＧ膜１４の一部が露出する。ＢＰＳＧ膜１４の一部が露出する点が「露出開始点」である。エッチング中の酸素原子のプラズマ発光強度の時間変化を観測して「露出開始点」を検出する。この「露出開始点」を基準として「エッチング終点」を設定するＥＰＤ検出を行い、ＢＰＳＧ膜１４の露出開始後もエッチングを継続し、ＢＰＳＧ膜１４の全面が露出するＢ-Ｂ線に到達する前に、Ｃ-Ｃ線でエッチングを終了する。 （もっと読む）

【課題】 犠牲膜を、強度を有しながらも容易に除去できるものとし、解像限界以下の幅を持つ下地膜のパターンを再現性良く安定して形成できる微細パターンの形成方法を提供すること。
【解決手段】 薄膜２上に、この薄膜２とは異なる膜からなり、かつ、ＳｉＢＮからなる犠牲膜３を形成し、犠牲膜３を、フォトリソグラフィ技術を用いて、所定の間隔を持つパターンに加工し、加工された犠牲膜３の側壁上に、犠牲膜３及び薄膜２とは異なる膜からなる側壁スペーサ５´を形成し、加工された犠牲膜３を除去し、側壁スペーサ５´をマスクに用いて、薄膜２を加工する。 （もっと読む）

【課題】半導体素子及びその製造方法を提供する。
【解決手段】半導体基板上に下部金属配線を形成する段階と、下部金属配線を含む半導体基板上に、ダマシンホールを持つ層間絶縁膜を形成する段階と、ダマシンホールの下側部分に露出された下部金属配線及びダマシンホールの側面部分に露出された層間絶縁膜上に拡散防止膜を形成する段階と、不活性気体を用いたプラズマ方式で、ダマシンホールの下側部分の下部金属配線上に形成された拡散防止膜を選択的に除去する段階と、を含む半導体素子の製造方法とした。したがって、ビアに残存する残余物をパンチスルーによって除去し、接触抵抗を下げ、サイドカバレッジ（ｓｉｄｅ ｃｏｖｅｒａｇｅ）を向上させることによって、上部金属配線のギャップ・フィル特性を改善させ、不良率の改善によって歩留まりを向上させる効果を奏する。 （もっと読む）

【課題】レジスト除去による凹部底部及び側面の絶縁膜損傷又は消失を抑制することができる半導体装置の製造方法を提供する。
【解決手段】半導体基板上に絶縁膜（ストッパ膜１０２、低誘電率膜１０３、シリコン酸化膜１０７）を形成する工程と、絶縁膜に第１の凹部（ビア孔１０９）を形成する工程と、半導体基板の全面に第１のレジスト材料を塗布して第１のレジスト膜（レジスト膜１０８）を形成する工程と、半導体基板の全面に第２のレジスト材料を塗布して平坦な表面を有する第２のレジスト膜（レジスト膜１１２）を形成する工程と、前記半導体基板にバイアス高周波電力を印加した条件で酸素プラズマ雰囲気にさらして第２のレジスト膜及び第１のレジスト膜を除去する工程と、を含み、第１の凹部を形成する工程において、ビア孔１０９は、底部にＳｉ及びＣを構成元素として含む膜が設けられる。 （もっと読む）

【課題】本発明は、半導体素子の微細パターン形成方法に関する。
【解決手段】より具体的には被食刻層が備えられた基板上に第１〜第３のマスクパターンからなる積層パターンを形成する段階と、前記第３のマスク膜を食刻バリアに利用して第２のマスクパターンを側面食刻する段階と、前記第３のマスクパターンを除去する段階と、前記第２のマスクパターンの上部を露出するスピンオンカーボン層を形成する段階と、前記スピンオンカーボン層を食刻バリアに利用して被食刻層を露出させる段階と、前記スピンオンカーボン層を除去する段階とを含む半導体素子の微細パターン形成方法に関する。 （もっと読む）

【課題】 微小なコンタクトホールを狭いピッチで形成することができ、且つ露光装置に対する要求（高ＮＡ）の緩和及びチップ面積の縮小をはかる。
【解決手段】 半導体装置の製造方法であって、被処理膜１１上に、複数のコンタクトパターンのパターン開口を有し、且つ隣接するパターン開口を括れた状態で接続する接続開口を有するマスク材料膜２２を形成した後、マスク材料膜２２の各開口の側壁に側壁膜２５を形成することにより、パターン開口の径を小さくすると共に隣接するパターン開口を分離し、次いでマスク材料膜２２及び側壁膜２５をマスクとして被処理膜２１を選択的にエッチングしてコンタクトホールを形成する。 （もっと読む）

【課題】微細パターンの形成工程を削減でき、量産時の製造コスト低減に有効な半導体素子の微細パターン形成方法を提供する。
【解決手段】半導体基板１００上に、図１Ｅまでの工程の第１補助パターン(108)、下部反射防止パターン(BARC; 106a)、第２補助パターン(112a)をエッチングマスクとしてハードマスク膜(104)をエッチングして所要のラインとスペーサを有するハードマスクパターン(104c)を形成する（図１Ｆ参照）。その後、第１補助パターン(108)などを除去し、ハードマスクパターン(104c)からなる微細パターンを形成する。続く図１Ｇの工程でハードマスクパターン(104c)をエッチングマスクとしてエッチング対象膜(102)をエッチングしてエッチング対象パターン(102a)を形成してからハードマスクパターン(104c)を除去する。第１，第２補助パターン(108，112a)の形成工程のみで微細パターンを形成することで、所要の臨界寸法(CD)を有する微細パターンを形成でき、工程を削減する。 （もっと読む）

【課題】 実用的な条件によって加工変質層を除去するＳｉＣ基板の製造方法を提供する。
【解決手段】 本発明のＳｉＣ基板１１は、実質的に平行な第１および第２の主面１１ａ、１１ｂを有し、第２の主面１１ｂのみが鏡面仕上げされており、反りが±５０μｍ以下であるＳｉＣ基板であって、第２の主面１１ｂの表面粗度Ｒａは１ｎｍ以下であり、第１の主面１１ａの加工変質層が除去されている。 （もっと読む）

【課題】第１の露光マスクと第２の露光マスクのオーバーレイ誤差によらず、微細なパターンを形成できる自己整合技術を提供する。
【解決手段】半導体基板の上部に第１のハードマスク層を形成し、第１のハードマスク層の上部に第２のハードマスク層パターンを形成し、第２のハードマスク層パターンの側壁にスペーサを形成し、スペーサと第２のハードマスク層パターンを食刻マスクに第１のハードマスク層を選択食刻して第１のハードマスク層パターンを形成し、第２のハードマスク層パターンと第１のハードマスク層パターンを埋め込む第１の絶縁膜を形成し、第２のハードマスク層パターンと該下部の第１のハードマスク層パターンを選択食刻して第３のハードマスク層パターンを形成し、第１の絶縁膜とスペーサを除去し、第３のハードマスク層パターンを食刻マスクに半導体基板をパターニングして微細パターンを形成する。 （もっと読む）

【課題】ＴｉＮを含む金属膜上におけるレジスト除去速度の低下を抑え、レジスト残りが発生することがない安定したレジスト除去を実現できるようにする。
【解決手段】半導体装置の製造方法は、基板１０の上に窒化チタンを含む金属膜１２を形成する工程（ａ）と、金属膜１２の上に酸化膜１３を形成する工程（ｂ）と、酸化膜１３の上にレジストパターン１４を形成する工程（ｃ）と、レジストパターン１４をマスクとして金属膜１３を選択的にエッチングする工程（ｄ）と、工程（ｄ）よりも後に、レジストパターン１４を酸素プラズマにより除去する工程（ｅ）とを備えている。 （もっと読む）

【課題】ゲートハードマスクの損失を最小化し、かつ、コンタクトホールのオープン不良現象の改善に適した半導体素子の製造方法を提供すること。
【解決手段】本発明の半導体素子の製造方法は、基板２１上に第１パターンＧ’を形成するステップと、該第１パターン上に酸化膜を形成するステップと、該酸化膜上にハードマスク層を形成するステップと、該ハードマスク層を第１基板温度でエッチングするステップと、前記酸化膜をエッチングして第２パターンを形成するステップとを含み、前記酸化膜のエッチングの際、第１基板温度より更に高い第２基板温度でフッ素（Ｆ）及び炭素（Ｃ）を含有しているガスをメインエッチングガスとして用いる。 （もっと読む）

【課題】 プロセスのバラツキに因らず、凹凸を有する酸化膜を良好な形状に平坦化することが可能な半導体装置の製造方法及び半導体製造装置を提供する。
【解決手段】 基板上に形成された凹凸を有する酸化膜上に全面塗布されたレジスト膜のエッチバック工程において、所定濃度のＯ_２ガス及びＦ系のガスを含むエッチングガスを、エッチバックチャンバー内に導入する工程と、前記エッチバックチャンバー内のＯ_２濃度をモニタリングする工程と、モニタリングされた前記エッチバックチャンバー内のＯ_２濃度に基づき、前記エッチバックチャンバー内のＯ_２濃度が所定濃度となるように、前記エッチバックチャンバーに導入されるエッチングガスの前記Ｏ_２濃度を制御する工程を備える。 （もっと読む）

【課題】ドライエッチングを用いて絶縁膜等の被加工膜の高精度加工を行うことのできる半導体装置の製造方法を提供する。
【解決手段】半導体基板上に第１の膜厚を有する被加工膜を形成する工程と、前記被加工膜の一部を加工して、前記第１の膜厚よりも薄い第２の膜厚を有する領域を形成する工程と、プラズマの特性値の変化をモニターしながら、前記第２の膜厚を有する領域が形成された前記被加工膜をドライエッチングにより加工する工程と、前記プラズマの特性値の変化から、前記被加工膜の前記第２の膜厚を有する領域の直下の部材が露出し始める第１のタイミングを検知する工程と、前記第１のタイミングに基づいて、前記被加工膜の前記第１の膜厚を有する領域の直下の部材が露出する直前の第２のタイミングを予測し、前記第２のタイミングで前記ドライエッチングのエッチング条件を変更する工程と、
を含むことを特徴とする半導体装置の製造方法。 （もっと読む）