【課題】開孔径が均一で開孔径の制御が容易な、微細化に適した開孔パターンを有するマスクを製造する。
【解決手段】第１及び第２のマスク層内に開孔を設ける。この後、第１のマスク層内の開孔の径よりも第２のマスク層内の開孔の径を、Ｘの量だけ大きくする。この後、第２のマスク層内の開孔内にマスク材料を形成することによって第２のマスク層内の開孔内に、Ｘの径の空洞部を形成する。この空洞部を開孔として有する第２のマスク層及びマスク材料を、マスクとして形成する。 （もっと読む）

【課題】ＳＷＰにおいて、側壁部の形状の対称性を高め、被エッチング膜をエッチングするときの加工精度を向上させることができるマスクパターンの形成方法を提供する。
【解決手段】基板上の被エッチング膜の上に形成されたシリコン膜よりなる第１のライン部が配列したシリコン膜パターンの表面を等方的に被覆するように、カーボン膜を成膜する成膜工程Ｓ１８と、カーボン膜を第１のライン部の上部から除去すると共に、第１のライン部の側壁部として残存するように、カーボン膜をエッチバックするエッチバック工程Ｓ１９と、第１のライン部を除去し、側壁部が配列したマスクパターンを形成するシリコン膜除去工程Ｓ２０とを有する。 （もっと読む）

【課題】ＳＷＰによりマスクパターンを形成する場合に、反射防止膜のエッチング工程を省略し、マスクパターンのパターン倒れを防止することができるマスクパターンの形成方法を提供する。
【解決手段】レジストパターン列の表面を等方的に酸化シリコン膜で被覆するステップＳ１４と、レジストパターン列の間をカーボン膜で埋め込むと共に、上部をカーボン膜で被覆するステップＳ１５と、カーボン膜を、レジストパターン列の上部から除去すると共に、レジストパターン列の間に残存するようにエッチバック処理するステップＳ１６と、残存するカーボン膜を除去すると共に、レジストパターン列の上部を被覆する酸化シリコン膜をエッチバック処理するステップＳ１７と、レジストパターン列をアッシング処理し、中央部と、中央部を両側から挟む膜側壁部とを有する、酸化シリコン膜よりなる第１のマスクパターン列を形成するステップＳ１８とを有する。 （もっと読む）

【課題】半導体ウェハ単位でＡＰＣを行う場合の運用性を向上可能な半導体装置の製造方法を提供する。
【解決手段】例えば、今回ロット（＃１）を対象として露光処理後にレジストパターン寸法の計測が行われ、この計測値を反映して次回ロット（＃２）における各半導体ウェハ単位の露光条件が算出される際に、今回ロット（＃１）の露光着工枚数が足りないような状況や、今回ロット（＃１）内の計測枚数が不足するような状況が生じる。そこで、露光着工枚数が足りない状況（例えば、スロット１〜１２内の１１，１２が存在しない状況）では、近似式による外挿計算を利用して１２枚分の計測値を導出し、計測枚数が不足する状況（例えば、スロット１〜１２内の１，６，１２の分しか得られない状況）では、近似式による内挿計算を用いて１２枚分の計測値を導出する。 （もっと読む）

シルセスキオキサン樹脂をパターン形成フォトレジストの上に塗布し、硬化して、パターン表面上に硬化シルセスキオキサン樹脂を生成する。次に未硬化シルセスキオキサン樹脂を除去し、パターン表面上に硬化シルセスキオキサン樹脂を残す。水平表面上の硬化シルセスキオキサン樹脂を除去し、下にあるフォトレジストを露光する。このフォトレジストを除去し、硬化シルセスキオキサンのパターンを残す。任意で、新規パターンを下層へ転写することができる。
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【課題】処理対象膜において形状の乱れが少ない開口部を形成することができる基板処理方法を提供する。
【解決手段】被処理膜３７と、被処理膜３７の上に形成された複数の小幅のライン３８ａからなるフォトレジスト膜と、各ライン３８ａの間において露出する被処理膜３７及びライン３８ａを覆うＳｉ酸化膜４０とを有するウエハにおいて、Ｓｉ酸化膜４０にエッチングを施してフォトレジスト膜の各ライン３８ａと被処理膜３７を露出させ、露出したフォトレジスト膜を選択的に除去し、さらに、残存するＳｉ酸化膜４０（一対のライン４２ａ，４２ｂ）にエッチングを施す。 （もっと読む）

【課題】高精細な微細構造を低コストで効率よく製造する。
【解決手段】頂部１５の周縁部を残して頂部１７をエッチングし、周縁部からなる壁部２１ａを含んだ微細構造を形成する形成工程と、を有する。形成工程は、頂部１５と側部１６とを連続して被覆する被覆膜を形成する被覆処理と、頂部１５が露出するまで被覆膜３３をエッチングするとともにエッチングにより形成されるエッチング凹部の底面１５ａよりも側部１７を覆う部分の被覆膜３３を突出させて突出部３４にするエッチング処理と、底面１５ａと突出部３４とを連続して被覆する第２被覆膜３５を形成する第２被覆処理と、底面１５ａが露出するまで第２被覆膜３５をエッチングして突出部３４を被覆する部分の第２被覆膜３５を保持して膜パターン３６とし、膜パターン３６をマスクとして底面１５ａをエッチングする第２エッチング処理とを含む。 （もっと読む）

【課題】絶縁膜上とホール内に形成したカーボンナノチューブを絶縁膜に損傷を与えることなく絶縁膜上から除去すること。
【解決手段】配線１５ａ上方に絶縁膜１７、１８を形成し、絶縁膜１７、１８をパターニングして配線１５ａに達するホール１７ａを形成し、ホール１７ａ内と絶縁膜１７、１８上面にカーボンナノチューブ２２を形成し、カーボンナノチューブ２２の層の上に第２絶縁膜２３を形成し、第２絶縁膜２３をエッチングすることによりカーボンナノチューブ２２を露出するとともに、カーボンナノチューブ２２の層の凹部に第２絶縁膜２３を残し、カーボンナノチューブ２２をエッチングしてカーボンナノチューブ２２の上端の位置を揃え、さらにカーボンナノチューブ２２上の第２絶縁膜２３をエッチングし、カーボンナノチューブ２２をエッチングして絶縁膜１７上面から除去するとともにホール１７ａ内に残す工程を含む。 （もっと読む）

【課題】トレンチ開口部に傾斜面を形成し、耐圧低下を防止できる半導体装置及びその製造方法を提供することができる。
【解決手段】本発明にかかる製造方法は、半導体基板１０にトレンチ２１を形成する工程と、絶縁膜２３をトレンチ２１に堆積させる工程と、プラズマエッチングによりトレンチ２１底部の絶縁膜２３をエッチングするとともに、トレンチ開口部２１ａに半導体基板主面１０ａに対して傾斜角αをなす傾斜面２５を同時に形成する工程と、半導体基板１０の上面からトレンチ２１底部の絶縁膜２３に亘って半導体基板１０及びトレンチ２１を被覆するゲート絶縁膜２４を形成する工程と、ゲート絶縁膜２４上にゲート電極２２を形成する工程とを備える。 （もっと読む）

【課題】第１領域におけるライナー膜の膜厚と、第２領域におけるライナー膜の膜厚とが互いに異なる半導体装置において、コンタクトホールの形成時に、活性領域及び素子分離領域に削れが形成されることを防止する。
【解決手段】ゲート構造体Ｇｂが密に配置された第１領域におけるライナー膜２２ｂ及び層間絶縁膜２３に、互いに隣接するゲート構造体同士の間の領域を開口して、底部に第１の膜厚を有するライナー膜が残存する第１のコンタクトホール２８ｒを形成する。次に、ゲート構造体が疎に配置された第２領域におけるライナー膜及び層間絶縁膜に、互いに隣接するゲート構造体同士の間の領域を開口して、底部に第２の膜厚を有するライナー膜が残存する第２のコンタクトホール３４ｒを形成する。次に、第１のコンタクトホールの底部に残存するライナー膜、及び第２のコンタクトホールの底部に残存するライナー膜を除去する。第１の膜厚と第２の膜厚とは、同等である。 （もっと読む）

【課題】抵抗率が低く、表面粗度が低く反射率が高いタングステンを、ＣＶＤ法により基板上の間隙または凹状特徴部分に充填する方法を提供する。
【解決手段】基板に設けられた凹状部分を部分的に充填するタングステンバルクを堆積した後で、堆積されたタングステンの上部分を除去する。上部分の除去は、活性化されたフッ素種に基板を暴露することによって行われる。堆積されたタングステン粒子のうち急峻で突出している突起の頂点を選択的に除去することによって、除去処理は、凹状部分の側壁に沿ってタングステンを研磨することになる。堆積−除去のサイクルを複数回実行して、凹状部分を埋める。このようにして凹状部分が充填されると、ＣＭＰにおいてコアリング（ｃｏｒｉｎｇ）が発生しにくくなる。 （もっと読む）

【課題】トレンチゲート型ＭＯＳＦＥＴのゲートを有する半導体素子の、歩留まりおよび信頼性を高める。
【解決手段】ゲート電極９ａの加工時のエッチングガスとして、フッ素系のガスであるＳＦ_６を使用することでエッチングの等方性を強め、ゲート電極９ａの表面を滑らかに加工することができ、製品の歩留まりおよび信頼性を向上することができる。また、ゲート電極９ａの加工時のｎ^＋型単結晶シリコン基板１の温度を５℃とすることで、エッチング残渣が加工表面へ再付着するのを防ぎ、加工表面を滑らかな形状にすることにより、トレンチゲート型ＭＯＳＦＥＴの歩留まりおよび信頼性を高めることができる。 （もっと読む）

【課題】芯材パターンの側壁に形成するマスク材を利用したパターン形成において工程数を削減できる半導体装置の製造方法を提供する。
【解決手段】本発明の半導体装置の製造方法は、露光により酸を発生する酸発生剤を含む芯材パターン１５を下地膜上に形成する工程と、芯材パターン１５における長手方向の端部１５ａを除く部分を選択的に露光する工程と、芯材パターン１５から酸の供給を受けて架橋可能なマスク材１６を芯材パターン１５を覆うように下地膜上に供給する工程と、マスク材１６をエッチバックして、芯材パターン１５の上面を露出させると共に、マスク材１６における芯材パターン１５の端部１５ａに形成された部分を除去し、芯材パターン１５の側壁に形成されたマスク材側壁部１６ａを残す工程と、芯材パターン１５を除去し、下地膜上に残されたマスク材側壁部１６ａをマスクにして下地膜を加工する工程と、を備えた。 （もっと読む）

【課題】パターニングされた被エッチング膜のシリサイド化を簡便に行うことのできる半導体素子の製造方法を提供する。
【解決手段】本発明の半導体素子の製造方法は、ポリシリコン膜２１上にＳｉＯ_２ 膜２２をパターンニングし、ＳｉＯ_２ 膜２２を覆うようにポリシリコン膜２３を堆積した後、ＳｉＯ_２ 膜２２の側壁部分にポリシリコン電極２３ａを形成する。次いで、ＳｉＯ_２ 膜２２を除去した後、堆積したＳｉＯ_２ 膜２４をエッチバックして電極２３ａの側壁部にＳｉＯ_２ からなるサイドウォール２４ａを形成する。次いで、サイドウォール２４ａの間にポリシリコンを埋め込むことによってポリシリコン電極２３ｂを形成し、サイドウォール２４ａを除去して、ポリシリコン膜２１およびポリシリコン電極２３ａ，２３ｂをエッチバックすることでポリシリコン膜２１をパターンニングする。 （もっと読む）

【課題】２回目の露光工程を必要とせずに、露光限界よりも細い微細なパターンを高精度で形成することができ、従来に比べて工程の簡略化と半導体装置の製造コストの低減を図ることのできるパターン形成方法、半導体装置の製造方法及び製造装置を提供する。
【解決手段】マスクとなるパターンを形成する方法であって、第１パターン１０５を形成する工程と、第１パターン１０５の幅をトリミングする工程と、境界層１０６を第１パターン１０５の表面に成膜する工程と、境界層１０６の表面に第２マスク材層１０７を形成する工程と、境界層１０６の頂部が露出するように第２マスク材層１０７の一部を除去する工程と、境界層１０６をエッチングして第１パターン１０５を露出させるとともに、第２マスク材層１０７を上部に有する第２パターンを形成する工程とを具備している。 （もっと読む）

【課題】被処理物が大面積であっても品質にバラツキが生じ難く、且つ高速に凹凸加工を施すことができ、量産性及び低コスト化に優れた表面処理方法、及びそれに用いる表面処理用マスクを提供すること。また、当該表面処理方法により処理された基板を有する光学デバイスを提供すること。
【解決手段】被処理物の表面に凹凸を形成するための表面処理方法であって、第１粒子と第１粒子よりもエッチング耐性が低い第２粒子とを有する粒子群を含んで構成される表面処理用マスクを、被処理物表面に配置する工程と、表面処理用マスクが配置された被処理物の表面に対し、エッチング処理を施し、被処理物の表面に凹凸を形成するエッチング工程と、を有することを特徴とする表面処理方法である。また、当該表面処理方法に用いる表面処理用マスク、及び当該表面処理方法により得られる基板を有する光デバイスである。 （もっと読む）

【課題】側壁転写プロセスにおいて側壁パターンの曲がりを抑制する。
【解決手段】側壁パターンをマスクとする下地絶縁膜の加工を、フルオロカーボン系のガスを用いたドライエッチングにより行い、その際に、側壁をなすシリコン膜の膜厚をｘｎｍとすると、Ｖｄｃ＜４６ｘ−８９０の関係式を満たす自己バイアス電圧Ｖｄｃを基板に印加する。 （もっと読む）

【課題】Ｃｕを主体とする配線について、配線抵抗を低く維持するとともに、ストレスマイグレーション耐性及びエレクトロマイグレーション耐性を向上し得る半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１０の上方に形成された層間絶縁膜２８、３０と、層間絶縁膜２８、３０に形成されたビアホール３４及び配線溝３６内に形成され、Ｔａ膜より成るバリアメタル膜３８と、バリアメタル膜３８上に形成されたＴｉ膜４０と、バリアメタル膜３８及びＴｉ膜４０が形成されたビアホール３４及び配線溝３６内にそれぞれ埋め込まれ、Ｃｕより成る導体プラグ４４及び配線４６とを有し、Ｔｉ膜４０の膜厚が、配線溝３６の底部において４ｎｍ以下になっている。 （もっと読む）

【課題】膜パターンが倒れないように半導体装置を製造する方法を提供する。
【解決手段】半導体装置の製造方法は、基板上にＳｉＯ_２膜の膜パターンを形成する工程と、ＳｉＯ_２膜の膜パターンを両側面から挟むように複数のＳｉ膜の膜パターンを形成する工程と、ＳｉＯ_２膜の膜パターンの上面と、複数のＳｉ膜の膜パターンの上面と露出した側面とを被覆するようにレジスト膜を形成する工程と、ＳｉＯ_２膜の膜パターンの上面が露出するまでレジスト膜の一部を除去する工程と、レジスト膜が除去された後に、露出したＳｉＯ_２膜の膜パターンをウェット処理により除去する工程と、ＳｉＯ_２膜の膜パターンが除去された後に、レジスト膜の残部をドライ処理により除去する工程と、を備える。 （もっと読む）

【課題】研磨粒子によるパターン形成不良を抑制して、高い歩留まりでデュアルダマシン配線を形成可能な半導体装置の製造方法を得ることを目的とする。
【解決手段】本発明における半導体装置の製造方法は、半導体基板１の上面上に絶縁膜６、配線溝パターン８を形成したハードマスク７を形成する。次に、配線溝パターン８を埋め込むように第１のレジスト膜９を形成し、ハードマスク７上の第１のレジスト膜９を除去して平坦化する。次に、第１のレジスト膜９の表面を除去し、第１のレジスト膜９の表面を洗浄する。次に、接続孔パターン１４を形成した第２のレジスト膜１３を形成し、第１のレジスト膜９および絶縁膜６の表層に接続孔パターン１４を転写する。次に、ハードマスク７の配線溝パターン８をマスクとして、絶縁膜６をエッチングして配線溝８および接続孔１４を形成する。次に、絶縁膜６に形成された配線溝８および接続孔１４に金属を埋め込む。 （もっと読む）