半導体装置の製造方法
【課題】トレンチゲート型ＭＯＳＦＥＴのゲートを有する半導体素子の、歩留まりおよび信頼性を高める。
【解決手段】ゲート電極９ａの加工時のエッチングガスとして、フッ素系のガスであるＳＦ６を使用することでエッチングの等方性を強め、ゲート電極９ａの表面を滑らかに加工することができ、製品の歩留まりおよび信頼性を向上することができる。また、ゲート電極９ａの加工時のｎ＋型単結晶シリコン基板１の温度を５℃とすることで、エッチング残渣が加工表面へ再付着するのを防ぎ、加工表面を滑らかな形状にすることにより、トレンチゲート型ＭＯＳＦＥＴの歩留まりおよび信頼性を高めることができる。
【解決手段】ゲート電極９ａの加工時のエッチングガスとして、フッ素系のガスであるＳＦ６を使用することでエッチングの等方性を強め、ゲート電極９ａの表面を滑らかに加工することができ、製品の歩留まりおよび信頼性を向上することができる。また、ゲート電極９ａの加工時のｎ＋型単結晶シリコン基板１の温度を５℃とすることで、エッチング残渣が加工表面へ再付着するのを防ぎ、加工表面を滑らかな形状にすることにより、トレンチゲート型ＭＯＳＦＥＴの歩留まりおよび信頼性を高めることができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、トレンチゲート型ＭＯＳＦＥＴを有する半導体装置の製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
パワーエレクトロニクス分野においては、装置の小型化に伴い高耐圧半導体装置が多用されるようになってきており、そのため高耐圧半導体装置に対して、より高耐圧化・大電流化が望まれている。高耐圧化のための構造としては、トレンチゲート型ＭＯＳＦＲＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などが挙げられる。
【０００３】
トレンチゲート型ＭＯＳＦＥＴなどパワーＭＯＳＦＥＴのゲート電極加工の際のエッチングでは、異方性の強いマイクロ波エッチャーが使用され、エッチングガスとしてＣｌ２ガスおよびＯ２ガスが使用されるのが一般的である。
【０００４】
特開２００５−２８６０５５号公報（特許文献１）には、ゲート電極形成時のエッチバック工程でＳＦ６＋Ｈｅ系のガスを用いたドライエッチングを行う工程を有するトレンチゲート型パワーＭＯＳＦＥＴの製造技術が開示されている。
【０００５】
特開２００５−２８６０５６号公報（特許文献２）には、ゲート電極形成時のエッチバック工程でＳＦ６＋Ｈｅ系のガスを用いたドライエッチングを行う工程を有するトレンチゲート型パワーＭＯＳＦＥＴの製造技術が開示されている。
【０００６】
特開２００７−３１１５４７号公報（特許文献３）には、ゲート電極形成時のエッチバック工程でＣＦ４、Ｏ２の混合ガスを用いたＣＤＥ（Chemical Dry Etching)を行う工程を有するトレンチゲート型パワーＭＯＳＦＥＴの製造技術が開示されている。
【特許文献１】特開２００５−２８６０５５号公報
【特許文献２】特開２００５−２８６０５６号公報
【特許文献３】特開２００７−３１１５４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記した従来の技術で製造されたトレンチゲート型ＭＯＳＦＥＴには、Ｃｌ２ガスまたはＣｌ２＋Ｏ２ガスによってゲート材料であるＰｏｌｙ―Ｓｉ膜をエッチバックしたとき、Ｐｏｌｙ―Ｓｉ膜の表面がＰｏｌｙ―Ｓｉ膜を構成するグレインの影響により凸凹になり、歩留まりの低下や品質の低下の要因になる。この対策として、本発明者らはトレンチゲート型ＭＯＳＦＥＴのゲート電極をエッチバックするときのドライエッチングに等方性を持たせることを検討した。
【０００８】
また、低温の半導体基板をエッチングした場合、フォトレジスト膜の残渣や反応生成物などが加工面に付着し、加工面が凸凹した状態になる。その結果、加工面が凸凹になったゲート電極と、絶縁膜を介して配置された上層の金属配線や他のゲート電極などの導電性膜との間隔が狭まり、それらの導電性膜と、加工面が凸凹になったゲート電極との間の耐圧が下がって歩留まりが低下する問題がある。
【０００９】
本発明の目的は、トレンチゲート型ＭＯＳＦＥＴのゲート電極材料であるＰｏｌｙ―Ｓｉ膜の表面を滑らかに加工し、製品の歩留まりおよび信頼性を向上させることができる技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの一実施の形態の概要を簡単に説明すれば、次のとおりである。
【００１２】
本発明の一実施の形態による半導体装置の製造方法は、
トレンチゲート型ＭＯＳＦＥＴを有する半導体装置の製造方法であって、
（ａ）半導体基板を準備する工程、
（ｂ）前記半導体基板の主面上に縦型の溝を形成する工程、
（ｃ）前記（ｂ）工程の後、前記溝の表面に酸化膜を形成する工程、
（ｄ）前記（ｃ）工程の後、前記溝内を含む前記主面上に、ゲート電極材料であるＰｏｌｙ−Ｓｉ膜を形成する工程、
（ｅ）前記（ｄ）工程の後、前記Ｐｏｌｙ−Ｓｉ膜をドライエッチングでエッチバックし、前記溝内に前記トレンチゲート型ＭＯＳＦＥＴのゲート電極を形成する工程、
（ｆ）前記半導体基板の主面にソース領域を形成する工程、
（ｇ）前記半導体基板の裏面にドレイン電極を形成する工程、
を含み、
前記（ｅ）工程では、ＳＦ６ガスを主体とするガスをエッチングガスとして使用し、さらにエッチング時の前記半導体基板の温度を摂氏５℃以上とするものである。
【発明の効果】
【００１３】
本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである
ゲート電極材料であるＰｏｌｙ−Ｓｉ膜をドライエッチングする際、ＳＦ６ガスを主体とするガスをエッチングガスとして使用することにより、エッチングの等方性を強め、ゲート電極の表面を滑らかに加工することができる。
【００１４】
また、ゲート電極加工時の半導体基板の温度を５℃とすることで、エッチング残渣が加工表面へ再付着するのを防ぎ、加工表面を滑らかな形状にすることができる。
【発明を実施するための最良の形態】
【００１５】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１６】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１７】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。また、実施例等において構成要素等について、「Ａからなる」、「Ａよりなる」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。
【００１８】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１９】
また、材料等について言及するときは、特にそうでない旨明記したとき、または、原理的または状況的にそうでないときを除き、特定した材料は主要な材料であって、副次的要素、添加物、付加要素等を排除するものではない。たとえば、シリコン部材は特に明示した場合等を除き、純粋なシリコンの場合だけでなく、添加不純物、シリコンを主要な要素とする２元、３元等の合金（たとえばＳｉＧｅ）等を含むものとする。
【００２０】
また、以下の実施の形態を説明するための全図において同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２１】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするために部分的にハッチングを付す場合がある。
【００２２】
（実施の形態１）
以下、本発明の実施の形態を図面に基づいて詳細に説明する。本実施の形態は、トレンチゲート型ｎチャネルパワーＭＯＳＦＥＴの製造方法に適用したものであり、図１〜図１２を用いて説明する。
【００２３】
まず、図１に示すように、ｎ型の導電型を有する不純物（たとえばＡｓ（ヒ素））が高濃度でドープされたｎ＋型単結晶シリコン基板（半導体基板）１の主面上に、ＣＶＤ法によりｎ−型エピタキシャル層２を堆積し、熱酸化法によりｎ−型エピタキシャル層２上に酸化膜３を形成する。その後、イオン注入法によりｎ−型エピタキシャル層２内にｐ型不純物（例えば、Ｂ（ボロン））を注入してから熱拡散を行い、ｐ型不純物拡散層４を形成する。ｎ＋型単結晶シリコン基板１は、縦型ＭＯＳＦＥＴのドレインとなる。
【００２４】
次に、図２に示すように、イオン注入法により、ｐ型不純物拡散層４内にｎ型の導電型を有する不純物（例えば、Ｐ（リン））を高濃度で注入する。この時の注入条件は、例えば、イオンの加速エネルギー４０ｋｅＶ、ドーズ量５×１０１５ａｔｏｍｓ／ｃｍ２、注入角度７°に設定される。その後、熱拡散を行うと、ｐ型不純物拡散層４内にはｎ＋型不純物拡散層５が形成される。ｎ＋型不純物拡散層５は、縦型ＭＯＳＦＥＴのソースとなる。
【００２５】
次に、図３に示すように、ＣＶＤ（Chemical Vapor Deposition）法により、酸化膜３上にマスク材（例えば、窒化シリコン）６を堆積する。さらに、マスク材６上にフォトリソグラフィ技術によりパターニングされたレジストパターン（図示しない）を形成し、レジストパターンをマスクとしてＲＩＥ（Reactive Ion Etching）によりマスク材６をエッチングする。この後、レジストパターンは除去する。
【００２６】
続けて、図４に示すように、マスク材６をマスクとして、ＲＩＥにより酸化膜３及びｎ−型エピタキシャル層２をエッチングする。その結果、ｎ−型エピタキシャル層２内には、トレンチ７が形成される。このエッチングは、トレンチ７がｐ型不純物拡散層４及びｎ＋型不純物拡散層５を突き抜けて、その底部がｎ−型エピタキシャル層２に達するまで行われる。
【００２７】
この後、Ｈ２雰囲気中において温度約９５０℃の犠牲酸化を行い、トレンチ７の形成によりｎ− 型エピタキシャル層２に発生したダメージ（結晶欠陥など）の回復を行う。
【００２８】
次に、図５に示すように、熱酸化法によりトレンチ７の内側の面上にゲート酸化膜８を形成する。この時、ｎ−型エピタキシャル層２上には酸素原子を透過させないマスク材６が配置されているため、ゲート酸化膜８はトレンチ７の面上にのみ形成される。
【００２９】
次に、図６に示すように、マスク材６を除去した後、ＬＰＣＶＤ（Low Pressure CVD）法により、トレンチ７内及び酸化膜３上に不純物（たとえばＡｓ（ヒ素））を含んだ導電性Ｐｏｌｙ−Ｓｉ膜９を堆積する。また、Ｐｏｌｙ−Ｓｉ膜９上にレジスト膜を塗布した後、フォトリソグラフィ技術によりパターニングされたレジストパターン１０を形成する。
【００３０】
次に、図７に示すように、ｎ＋型単結晶シリコン基板１の温度を５℃とする条件下で、レジストパターン１０をマスクとし、ＳＦ６を主体とするガスを用いたＲＩＥによりＰｏｌｙ−Ｓｉ膜９をエッチバックして、トレンチ７内にＰｏｌｙ−Ｓｉ膜９からなるゲート電極９ａ、９ｂを形成した後、レジストパターン１０を除去する。
【００３１】
ここで、一般的にはゲート加工の際のエッチングガスとして主にＣｌ２＋Ｏ２ガスを用いるが、その場合、図１２に示すトレンチゲート型ＭＯＳＦＥＴのゲート電極９ａの表面ように、エッチングがゲート電極材料のＰｏｌｙ−Ｓｉのグレイン形状に影響され、加工表面が凸凹になり、歩留まりの低下や品質の低下の要因となる。
【００３２】
本実施の形態では、エッチングガスとしてフッ素系のガスであるＳＦ６を使用することでエッチングの等方性を強め、ゲート電極材料のＰｏｌｙ−Ｓｉのグレインの形状に影響を受けず、ゲート電極９ａの表面を滑らかに加工することが可能である。その結果、下流工程でのゲート電極９ａの表面のＰｏｌｙ−Ｓｉの局所的消失を防ぎ、製品の歩留まりおよび信頼性を向上することができる。
【００３３】
また、ゲート電極加工の工程では半導体基板の温度を−４０℃等として低い温度で加工を行うことが多いが、半導体基板が低温の状態でエッチングを行なうと、図１２に示すように、フォトレジスト膜やＰｏｌｙ−Ｓｉの残渣からなる反応生成物２０がゲート酸化膜８やゲート電極９ｂの表面に再付着し、エッチングが均等に進行せずに加工表面が凸凹になる。このとき、ゲート電極９ｂの側面に付着した反応生成物２０によってゲート電極９ｂ上の層間絶縁膜１１の厚さが薄くなり、ゲート電極９ｂと、層間絶縁膜１１上に堆積された金属膜１５との間の耐圧が低くなり、トレンチゲート型ＭＯＳＦＥＴの性能が下がり、歩留まりが低下する。
【００３４】
本実施の形態では、ゲート電極加工時のｎ＋型単結晶シリコン基板１の温度を５℃とすることで、エッチング残渣が加工表面へ再付着するのを防ぎ、加工表面を滑らかな形状にすることにより、歩留まりおよびトレンチゲート型ＭＯＳＦＥＴの信頼性を高めることを可能としている。
【００３５】
次に、図８に示すように、ＣＶＤ法により、酸化膜３上にトレンチ７内のＰｏｌｙ−Ｓｉ膜９を完全に覆う層間絶縁膜（例えば、酸化シリコン膜）１１を堆積し、その上にレジスト膜を塗布した後、フォトリソグラフィ技術によりパターニングされたレジストパターン１２を形成する。
【００３６】
次に、図９に示すように、レジストパターン１２をマスクとして、ＣＤＥ（Chemical Dry Etching）などの等方性エッチングにより層間絶縁膜１１をエッチングする。その結果、層間絶縁膜１１には、レジストパターン１２の下部まで入り込み、側面が曲面を有するトレンチ１３ａが形成される。
【００３７】
続けて、レジストパターン１２をマスクとして、ＲＩＥによりｎ−型エピタキシャル層２をエッチングすることによって、ｎ−型エピタキシャル層２内にトレンチ１３ｂを形成する。このエッチングは、トレンチ１３ｂがｎ＋型不純物拡散層５を突き抜けて、その底部がｐ型不純物拡散層４に達するまで行われる。ただし、トレンチ１３ｂの底部は、ｎ−型エピタキシャル層２に達しないようにすることが必要である。
【００３８】
次に、図１０に示すように、レジストパターン１２をマスクとして、イオン注入法により、ｎ−型エピタキシャル層２内のｐ型不純物拡散層４内にｐ型不純物（例えば、ＢＦ２）を注入する。この時の注入条件は、例えば、イオンの加速エネルギー３５ｋｅＶ、ドーズ量１．０×１０１５ａｔｏｍｓ／ｃｍ２、注入角度０°に設定される。
【００３９】
ここで、注入角度（ｎ＋型単結晶シリコン基板１の表面の鉛直線に対する角度）を０°に設定する理由は、トレンチ１３ｂの側面に露出するｎ＋ 型不純物拡散層５の不純物濃度が薄くなったり、導電型が反転することを防止するためである。
【００４０】
この後、熱拡散を行いｐ型不純物拡散層４内にｐ＋型コンタクト層１４を形成した後、レジストパターン１２を除去する。
【００４１】
次に、図１１に示すように、ＬＰＣＶＤ法により、層間絶縁膜１１上に、トレンチ１３ａ、１３ｂを完全に埋め込む金属膜（例えば、アルミニウム）１５を堆積する。そして、この金属膜１５をパターニングし、縦型ＭＯＳＦＥＴのソース電極を形成する（図示しない）。また、層間絶縁膜１１の一部を除去し、ゲートパッド（図示しない）を露出させる。その後、ｎ＋型単結晶シリコン基板１を洗浄した後、ｎ＋型単結晶シリコン基板１の裏面にＡｕ（金）からなる金属膜を蒸着する。続いて、その金属膜をウェットエッチングし、裏面電極１６を形成することにより、トレンチゲート型ＭＯＳＦＥＴを完成する。なお、裏面電極１６は、トレンチゲート型ＭＯＳＦＥＴのドレイン電極となる。
【００４２】
（実施の形態２）
以下、本発明の実施の形態を図面に基づいて詳細に説明する。本実施の形態は、ダミーゲートを有するトレンチゲート型ｎチャネルパワーＭＯＳＦＥＴの製造方法に適用したものであり、図１３〜図２３を用いて説明する。
【００４３】
まず、図１３に示すように、ｎ型の導電型を有する不純物（たとえばＡｓ（ヒ素））が高濃度でドープされたｎ＋型単結晶シリコン基板（半導体基板）３１の主面上に、ＣＶＤ法によりｎ−型エピタキシャル層３２を堆積した後、イオン注入法によりｎ−型エピタキシャル層３２内にｐ型不純物（例えば、Ｂ）を注入してから熱拡散を行い、ｐ型不純物拡散層３３を形成する。ｎ＋型単結晶シリコン基板３１は、縦型ＭＯＳＦＥＴのドレインとなる。
【００４４】
次に、図１４に示すように、イオン注入法により、ｐ型不純物拡散層３３内にｎ型の導電型を有する不純物（例えば、Ｐ）を高濃度で注入する。この時の注入条件は、例えば、イオンの加速エネルギー４０ｋｅＶ、ドーズ量５×１０１５ａｔｏｍｓ／ｃｍ２、注入角度７°に設定される。その後、熱拡散を行うと、ｐ型不純物拡散層３３内にはｎ＋型不純物拡散層３４が形成される。ｎ＋型不純物拡散層３４は、縦型ＭＯＳＦＥＴのソースとなる。
【００４５】
次に、図１５に示すように、ＣＶＤ法により、ｐ型不純物拡散層３３上にマスク材（例えば、窒化シリコン）３５を形成する。さらに、マスク材３５上にフォトリソグラフィ技術によりパターニングされたレジストパターン（図示しない）を堆積し、レジストパターンをマスクとしてＲＩＥによりマスク材３５をエッチングする。この後、レジストパターンは除去する。
【００４６】
続けて、図１６に示すように、マスク材３５をマスクとして、ＲＩＥによりｎ−型エピタキシャル層３２をエッチングする。その結果、ｎ−型エピタキシャル層３２内には、トレンチ３６が形成される。このエッチングは、トレンチ３６がｐ型不純物拡散層３３及びｎ＋型不純物拡散層３４を突き抜けて、その底部がｎ−型エピタキシャル層３２に達するまで行われる。
【００４７】
この後、Ｈ２雰囲気中において温度約９５０℃の犠牲酸化を行い、トレンチ３６の形成によりｎ− 型エピタキシャル層３２に発生したダメージ（結晶欠陥など）の回復を行なった後、マスク材３５を除去する。
【００４８】
次に、図１７に示すように、熱酸化法によりトレンチ３６の内側の面上およびｐ型不純物拡散層３３上に酸化膜３７を形成する。
【００４９】
次に、図１８に示すように、ＬＰＣＶＤ法により、トレンチ３６内及び酸化膜３７上に不純物（たとえばＡｓ）を含んだ導電性Ｐｏｌｙ−Ｓｉ膜３８を堆積する。
【００５０】
次に、図１９に示すように、ｎ＋型単結晶シリコン基板３１の温度を５℃とする条件下で、ＳＦ６を主体とするガスを用いたＲＩＥにより、Ｐｏｌｙ−Ｓｉ膜３８をトレンチ３６の底から１μｍの距離までエッチングして後退させ、トレンチ３６内にＰｏｌｙ−Ｓｉ膜３８からなるダミーゲート電極３９を形成する。その後、熱酸化法により酸化膜３７の表面上およびダミーゲート電極３９上に酸化膜４０を形成する。
【００５１】
次に、図２０に示すように、ＬＰＣＶＤ法により、酸化膜４０上に不純物（たとえばＡｓ）を含んだ導電性Ｐｏｌｙ−Ｓｉ膜４１を堆積する。
【００５２】
次に、図２１に示すように、ｎ＋型単結晶シリコン基板３１の温度を５℃とする条件下で、ＳＦ６を主体とするガスを用いたＲＩＥによりＰｏｌｙ−Ｓｉ膜４１をエッチバックして、トレンチ３６内の酸化膜４０上にＰｏｌｙ−Ｓｉ膜４１からなるゲート電極４２を形成する。
【００５３】
ここで、ゲート電極加工時にＣｌ２＋Ｏ２ガスを主体とするエッチングガスを使用し、半導体基板の温度を−４０℃として加工し、形成されたトレンチゲート型ＭＯＳＦＥＴの要部を図２３に示す。この条件で形成されたゲート電極は、Ｃｌ２＋Ｏ２ガスを主体とするエッチングガスを使用することにより異方性の強いエッチングでゲート電極が加工されるため、ダミーゲート電極３９の表面が、ダミーゲート電極材料であるＰｏｌｙ−Ｓｉのグレインに影響されて凸凹になる。このため、ダミーゲート電極３９上にあるゲート電極４２との間の酸化膜４０の厚さが均一でなくなり、ダミーゲート電極３９とゲート電極４２との耐圧が低下する。更に、ゲート電極４２の表面のように、エッチングがゲート電極材料のＰｏｌｙ−Ｓｉのグレイン形状に影響され、加工表面が凸凹になり、ゲート電極４２の表面のＰｏｌｙ−Ｓｉの局所的な消失が発生するため、歩留まりの低下や品質の低下の要因となる。
【００５４】
また、半導体基板の温度を−４０℃等とし、低い温度でゲート電極加工を行うことにより、フォトレジスト膜やＰｏｌｙ−Ｓｉの残渣からなる反応生成物５０が酸化膜４０やゲート電極４２の表面に再付着し、エッチングが均等に進行せずに加工表面が凸凹になる。このとき、酸化膜４０およびゲート電極４２の上面に付着した反応生成物５０によって、ゲート電極４２と、層間絶縁膜４３上に堆積された金属膜４６との間の耐圧が低くなり、トレンチゲート型ＭＯＳＦＥＴの性能が下がり、歩留まりが低下する。
【００５５】
本実施の形態では、実施の形態１と同様に、エッチングガスとしてフッ素系のガスであるＳＦ６を使用することでエッチングの等方性を強め、ゲート電極材料のＰｏｌｙ−Ｓｉのグレインの形状に影響を受けず、ダミーゲート電極３９およびゲート電極４２の表面を滑らかに加工することが可能である。その結果、下流工程でのゲート電極９ａの表面のＰｏｌｙ−Ｓｉの局所的消失を防ぎ、製品の歩留まりおよび信頼性を向上することができる。
【００５６】
また、ゲート電極加工時のｎ＋型単結晶シリコン基板３１の温度を５℃とすることで、エッチング残渣が加工表面へ再付着するのを防ぎ、加工表面を滑らかな形状にすることにより、歩留まりおよびトレンチゲート型ＭＯＳＦＥＴの信頼性を高めることを可能としている。
【００５７】
なお、これ以降の工程は実施の形態１と同様に行なう。すなわち、図２２に示すように、酸化膜４０上に層間絶縁膜（例えば、酸化シリコン膜）４３およびフォトリソグラフィ技術によりパターニングされたレジストパターンを形成後、エッチングによりｎ−型エピタキシャル層３２に達するトレンチ４４が形成される。続いて、イオン注入によりｐ型不純物拡散層３３内にｐ＋型コンタクト層４５を形成した後、レジストパターンを除去する。その後、ＬＰＣＶＤ法により層間絶縁膜４３上に金属膜（例えば、アルミニウム）４６を堆積し、縦型ＭＯＳＦＥＴのソース電極、ゲートパッドを形成し、ｎ＋型単結晶シリコン基板３１の裏面にＡｕ（金）からなる裏面電極４７を形成することにより、ダミーゲートを有するトレンチゲート型ＭＯＳＦＥＴを完成する。なお、このダミーゲートの存在は、ＭＯＳＦＥＴのＯＮ抵抗を低下させる効果がある。
【００５８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００５９】
本発明の半導体装置の製造方法は、トレンチゲート型ＭＯＳＦＥＴを有する半導体素子の製造に幅広く利用されるものである。
【図面の簡単な説明】
【００６０】
【図１】本発明の一実施の形態１である半導体装置に含まれるトレンチゲート型ＭＯＳＦＥＴの製造方法を説明する要部断面図である。
【図２】図１に続く半導体装置の製造工程中の要部断面図である。
【図３】図２に続く半導体装置の製造工程中の要部断面図である。
【図４】図３に続く半導体装置の製造工程中の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】従来の技術で製造されたトレンチゲート型ＭＯＳＦＥＴを示す要部断面図である。
【図１３】本発明の一実施の形態２である半導体装置に含まれる、ダミーゲートを有するトレンチゲート型ＭＯＳＦＥＴの製造方法を説明する要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中の要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中の要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中の要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中の要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中の要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中の要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中の要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中の要部断面図である。
【図２３】従来の技術で製造された、ダミーゲートを有するトレンチゲート型ＭＯＳＦＥＴを示す要部断面図である。
【符号の説明】
【００６１】
１ ｎ＋型単結晶シリコン基板（半導体基板）
２ ｎ−型エピタキシャル層
３ 酸化膜
４ ｐ型不純物拡散層
５ ｎ＋型不純物拡散層
６ マスク材
７ トレンチ
８ ゲート酸化膜
９ Ｐｏｌｙ−Ｓｉ膜
９ａ ゲート電極
９ｂ ゲート電極
１０ レジストパターン
１１ 層間絶縁膜
１２ レジストパターン
１３ａ、１３ｂ トレンチ
１４ ｐ＋型コンタクト層
１５ 金属膜
１６ 裏面電極
２０ 反応生成物
３１ ｎ＋型単結晶シリコン基板（半導体基板）
３２ ｎ−型エピタキシャル層
３３ ｐ型不純物拡散層
３４ ｎ＋型不純物拡散層
３５ マスク材
３６ トレンチ
３７ 酸化膜
３８ Ｐｏｌｙ−Ｓｉ膜
３９ ダミーゲート電極
４０ 酸化膜
４１ Ｐｏｌｙ−Ｓｉ膜
４２ ゲート電極
４３ 層間絶縁膜
４４ トレンチ
４５ ｐ＋型コンタクト層
４６ 金属膜
４７ 裏面電極
５０ 反応生成物
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、トレンチゲート型ＭＯＳＦＥＴを有する半導体装置の製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
パワーエレクトロニクス分野においては、装置の小型化に伴い高耐圧半導体装置が多用されるようになってきており、そのため高耐圧半導体装置に対して、より高耐圧化・大電流化が望まれている。高耐圧化のための構造としては、トレンチゲート型ＭＯＳＦＲＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などが挙げられる。
【０００３】
トレンチゲート型ＭＯＳＦＥＴなどパワーＭＯＳＦＥＴのゲート電極加工の際のエッチングでは、異方性の強いマイクロ波エッチャーが使用され、エッチングガスとしてＣｌ２ガスおよびＯ２ガスが使用されるのが一般的である。
【０００４】
特開２００５−２８６０５５号公報（特許文献１）には、ゲート電極形成時のエッチバック工程でＳＦ６＋Ｈｅ系のガスを用いたドライエッチングを行う工程を有するトレンチゲート型パワーＭＯＳＦＥＴの製造技術が開示されている。
【０００５】
特開２００５−２８６０５６号公報（特許文献２）には、ゲート電極形成時のエッチバック工程でＳＦ６＋Ｈｅ系のガスを用いたドライエッチングを行う工程を有するトレンチゲート型パワーＭＯＳＦＥＴの製造技術が開示されている。
【０００６】
特開２００７−３１１５４７号公報（特許文献３）には、ゲート電極形成時のエッチバック工程でＣＦ４、Ｏ２の混合ガスを用いたＣＤＥ（Chemical Dry Etching)を行う工程を有するトレンチゲート型パワーＭＯＳＦＥＴの製造技術が開示されている。
【特許文献１】特開２００５−２８６０５５号公報
【特許文献２】特開２００５−２８６０５６号公報
【特許文献３】特開２００７−３１１５４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記した従来の技術で製造されたトレンチゲート型ＭＯＳＦＥＴには、Ｃｌ２ガスまたはＣｌ２＋Ｏ２ガスによってゲート材料であるＰｏｌｙ―Ｓｉ膜をエッチバックしたとき、Ｐｏｌｙ―Ｓｉ膜の表面がＰｏｌｙ―Ｓｉ膜を構成するグレインの影響により凸凹になり、歩留まりの低下や品質の低下の要因になる。この対策として、本発明者らはトレンチゲート型ＭＯＳＦＥＴのゲート電極をエッチバックするときのドライエッチングに等方性を持たせることを検討した。
【０００８】
また、低温の半導体基板をエッチングした場合、フォトレジスト膜の残渣や反応生成物などが加工面に付着し、加工面が凸凹した状態になる。その結果、加工面が凸凹になったゲート電極と、絶縁膜を介して配置された上層の金属配線や他のゲート電極などの導電性膜との間隔が狭まり、それらの導電性膜と、加工面が凸凹になったゲート電極との間の耐圧が下がって歩留まりが低下する問題がある。
【０００９】
本発明の目的は、トレンチゲート型ＭＯＳＦＥＴのゲート電極材料であるＰｏｌｙ―Ｓｉ膜の表面を滑らかに加工し、製品の歩留まりおよび信頼性を向上させることができる技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの一実施の形態の概要を簡単に説明すれば、次のとおりである。
【００１２】
本発明の一実施の形態による半導体装置の製造方法は、
トレンチゲート型ＭＯＳＦＥＴを有する半導体装置の製造方法であって、
（ａ）半導体基板を準備する工程、
（ｂ）前記半導体基板の主面上に縦型の溝を形成する工程、
（ｃ）前記（ｂ）工程の後、前記溝の表面に酸化膜を形成する工程、
（ｄ）前記（ｃ）工程の後、前記溝内を含む前記主面上に、ゲート電極材料であるＰｏｌｙ−Ｓｉ膜を形成する工程、
（ｅ）前記（ｄ）工程の後、前記Ｐｏｌｙ−Ｓｉ膜をドライエッチングでエッチバックし、前記溝内に前記トレンチゲート型ＭＯＳＦＥＴのゲート電極を形成する工程、
（ｆ）前記半導体基板の主面にソース領域を形成する工程、
（ｇ）前記半導体基板の裏面にドレイン電極を形成する工程、
を含み、
前記（ｅ）工程では、ＳＦ６ガスを主体とするガスをエッチングガスとして使用し、さらにエッチング時の前記半導体基板の温度を摂氏５℃以上とするものである。
【発明の効果】
【００１３】
本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである
ゲート電極材料であるＰｏｌｙ−Ｓｉ膜をドライエッチングする際、ＳＦ６ガスを主体とするガスをエッチングガスとして使用することにより、エッチングの等方性を強め、ゲート電極の表面を滑らかに加工することができる。
【００１４】
また、ゲート電極加工時の半導体基板の温度を５℃とすることで、エッチング残渣が加工表面へ再付着するのを防ぎ、加工表面を滑らかな形状にすることができる。
【発明を実施するための最良の形態】
【００１５】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１６】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１７】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。また、実施例等において構成要素等について、「Ａからなる」、「Ａよりなる」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。
【００１８】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１９】
また、材料等について言及するときは、特にそうでない旨明記したとき、または、原理的または状況的にそうでないときを除き、特定した材料は主要な材料であって、副次的要素、添加物、付加要素等を排除するものではない。たとえば、シリコン部材は特に明示した場合等を除き、純粋なシリコンの場合だけでなく、添加不純物、シリコンを主要な要素とする２元、３元等の合金（たとえばＳｉＧｅ）等を含むものとする。
【００２０】
また、以下の実施の形態を説明するための全図において同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２１】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするために部分的にハッチングを付す場合がある。
【００２２】
（実施の形態１）
以下、本発明の実施の形態を図面に基づいて詳細に説明する。本実施の形態は、トレンチゲート型ｎチャネルパワーＭＯＳＦＥＴの製造方法に適用したものであり、図１〜図１２を用いて説明する。
【００２３】
まず、図１に示すように、ｎ型の導電型を有する不純物（たとえばＡｓ（ヒ素））が高濃度でドープされたｎ＋型単結晶シリコン基板（半導体基板）１の主面上に、ＣＶＤ法によりｎ−型エピタキシャル層２を堆積し、熱酸化法によりｎ−型エピタキシャル層２上に酸化膜３を形成する。その後、イオン注入法によりｎ−型エピタキシャル層２内にｐ型不純物（例えば、Ｂ（ボロン））を注入してから熱拡散を行い、ｐ型不純物拡散層４を形成する。ｎ＋型単結晶シリコン基板１は、縦型ＭＯＳＦＥＴのドレインとなる。
【００２４】
次に、図２に示すように、イオン注入法により、ｐ型不純物拡散層４内にｎ型の導電型を有する不純物（例えば、Ｐ（リン））を高濃度で注入する。この時の注入条件は、例えば、イオンの加速エネルギー４０ｋｅＶ、ドーズ量５×１０１５ａｔｏｍｓ／ｃｍ２、注入角度７°に設定される。その後、熱拡散を行うと、ｐ型不純物拡散層４内にはｎ＋型不純物拡散層５が形成される。ｎ＋型不純物拡散層５は、縦型ＭＯＳＦＥＴのソースとなる。
【００２５】
次に、図３に示すように、ＣＶＤ（Chemical Vapor Deposition）法により、酸化膜３上にマスク材（例えば、窒化シリコン）６を堆積する。さらに、マスク材６上にフォトリソグラフィ技術によりパターニングされたレジストパターン（図示しない）を形成し、レジストパターンをマスクとしてＲＩＥ（Reactive Ion Etching）によりマスク材６をエッチングする。この後、レジストパターンは除去する。
【００２６】
続けて、図４に示すように、マスク材６をマスクとして、ＲＩＥにより酸化膜３及びｎ−型エピタキシャル層２をエッチングする。その結果、ｎ−型エピタキシャル層２内には、トレンチ７が形成される。このエッチングは、トレンチ７がｐ型不純物拡散層４及びｎ＋型不純物拡散層５を突き抜けて、その底部がｎ−型エピタキシャル層２に達するまで行われる。
【００２７】
この後、Ｈ２雰囲気中において温度約９５０℃の犠牲酸化を行い、トレンチ７の形成によりｎ− 型エピタキシャル層２に発生したダメージ（結晶欠陥など）の回復を行う。
【００２８】
次に、図５に示すように、熱酸化法によりトレンチ７の内側の面上にゲート酸化膜８を形成する。この時、ｎ−型エピタキシャル層２上には酸素原子を透過させないマスク材６が配置されているため、ゲート酸化膜８はトレンチ７の面上にのみ形成される。
【００２９】
次に、図６に示すように、マスク材６を除去した後、ＬＰＣＶＤ（Low Pressure CVD）法により、トレンチ７内及び酸化膜３上に不純物（たとえばＡｓ（ヒ素））を含んだ導電性Ｐｏｌｙ−Ｓｉ膜９を堆積する。また、Ｐｏｌｙ−Ｓｉ膜９上にレジスト膜を塗布した後、フォトリソグラフィ技術によりパターニングされたレジストパターン１０を形成する。
【００３０】
次に、図７に示すように、ｎ＋型単結晶シリコン基板１の温度を５℃とする条件下で、レジストパターン１０をマスクとし、ＳＦ６を主体とするガスを用いたＲＩＥによりＰｏｌｙ−Ｓｉ膜９をエッチバックして、トレンチ７内にＰｏｌｙ−Ｓｉ膜９からなるゲート電極９ａ、９ｂを形成した後、レジストパターン１０を除去する。
【００３１】
ここで、一般的にはゲート加工の際のエッチングガスとして主にＣｌ２＋Ｏ２ガスを用いるが、その場合、図１２に示すトレンチゲート型ＭＯＳＦＥＴのゲート電極９ａの表面ように、エッチングがゲート電極材料のＰｏｌｙ−Ｓｉのグレイン形状に影響され、加工表面が凸凹になり、歩留まりの低下や品質の低下の要因となる。
【００３２】
本実施の形態では、エッチングガスとしてフッ素系のガスであるＳＦ６を使用することでエッチングの等方性を強め、ゲート電極材料のＰｏｌｙ−Ｓｉのグレインの形状に影響を受けず、ゲート電極９ａの表面を滑らかに加工することが可能である。その結果、下流工程でのゲート電極９ａの表面のＰｏｌｙ−Ｓｉの局所的消失を防ぎ、製品の歩留まりおよび信頼性を向上することができる。
【００３３】
また、ゲート電極加工の工程では半導体基板の温度を−４０℃等として低い温度で加工を行うことが多いが、半導体基板が低温の状態でエッチングを行なうと、図１２に示すように、フォトレジスト膜やＰｏｌｙ−Ｓｉの残渣からなる反応生成物２０がゲート酸化膜８やゲート電極９ｂの表面に再付着し、エッチングが均等に進行せずに加工表面が凸凹になる。このとき、ゲート電極９ｂの側面に付着した反応生成物２０によってゲート電極９ｂ上の層間絶縁膜１１の厚さが薄くなり、ゲート電極９ｂと、層間絶縁膜１１上に堆積された金属膜１５との間の耐圧が低くなり、トレンチゲート型ＭＯＳＦＥＴの性能が下がり、歩留まりが低下する。
【００３４】
本実施の形態では、ゲート電極加工時のｎ＋型単結晶シリコン基板１の温度を５℃とすることで、エッチング残渣が加工表面へ再付着するのを防ぎ、加工表面を滑らかな形状にすることにより、歩留まりおよびトレンチゲート型ＭＯＳＦＥＴの信頼性を高めることを可能としている。
【００３５】
次に、図８に示すように、ＣＶＤ法により、酸化膜３上にトレンチ７内のＰｏｌｙ−Ｓｉ膜９を完全に覆う層間絶縁膜（例えば、酸化シリコン膜）１１を堆積し、その上にレジスト膜を塗布した後、フォトリソグラフィ技術によりパターニングされたレジストパターン１２を形成する。
【００３６】
次に、図９に示すように、レジストパターン１２をマスクとして、ＣＤＥ（Chemical Dry Etching）などの等方性エッチングにより層間絶縁膜１１をエッチングする。その結果、層間絶縁膜１１には、レジストパターン１２の下部まで入り込み、側面が曲面を有するトレンチ１３ａが形成される。
【００３７】
続けて、レジストパターン１２をマスクとして、ＲＩＥによりｎ−型エピタキシャル層２をエッチングすることによって、ｎ−型エピタキシャル層２内にトレンチ１３ｂを形成する。このエッチングは、トレンチ１３ｂがｎ＋型不純物拡散層５を突き抜けて、その底部がｐ型不純物拡散層４に達するまで行われる。ただし、トレンチ１３ｂの底部は、ｎ−型エピタキシャル層２に達しないようにすることが必要である。
【００３８】
次に、図１０に示すように、レジストパターン１２をマスクとして、イオン注入法により、ｎ−型エピタキシャル層２内のｐ型不純物拡散層４内にｐ型不純物（例えば、ＢＦ２）を注入する。この時の注入条件は、例えば、イオンの加速エネルギー３５ｋｅＶ、ドーズ量１．０×１０１５ａｔｏｍｓ／ｃｍ２、注入角度０°に設定される。
【００３９】
ここで、注入角度（ｎ＋型単結晶シリコン基板１の表面の鉛直線に対する角度）を０°に設定する理由は、トレンチ１３ｂの側面に露出するｎ＋ 型不純物拡散層５の不純物濃度が薄くなったり、導電型が反転することを防止するためである。
【００４０】
この後、熱拡散を行いｐ型不純物拡散層４内にｐ＋型コンタクト層１４を形成した後、レジストパターン１２を除去する。
【００４１】
次に、図１１に示すように、ＬＰＣＶＤ法により、層間絶縁膜１１上に、トレンチ１３ａ、１３ｂを完全に埋め込む金属膜（例えば、アルミニウム）１５を堆積する。そして、この金属膜１５をパターニングし、縦型ＭＯＳＦＥＴのソース電極を形成する（図示しない）。また、層間絶縁膜１１の一部を除去し、ゲートパッド（図示しない）を露出させる。その後、ｎ＋型単結晶シリコン基板１を洗浄した後、ｎ＋型単結晶シリコン基板１の裏面にＡｕ（金）からなる金属膜を蒸着する。続いて、その金属膜をウェットエッチングし、裏面電極１６を形成することにより、トレンチゲート型ＭＯＳＦＥＴを完成する。なお、裏面電極１６は、トレンチゲート型ＭＯＳＦＥＴのドレイン電極となる。
【００４２】
（実施の形態２）
以下、本発明の実施の形態を図面に基づいて詳細に説明する。本実施の形態は、ダミーゲートを有するトレンチゲート型ｎチャネルパワーＭＯＳＦＥＴの製造方法に適用したものであり、図１３〜図２３を用いて説明する。
【００４３】
まず、図１３に示すように、ｎ型の導電型を有する不純物（たとえばＡｓ（ヒ素））が高濃度でドープされたｎ＋型単結晶シリコン基板（半導体基板）３１の主面上に、ＣＶＤ法によりｎ−型エピタキシャル層３２を堆積した後、イオン注入法によりｎ−型エピタキシャル層３２内にｐ型不純物（例えば、Ｂ）を注入してから熱拡散を行い、ｐ型不純物拡散層３３を形成する。ｎ＋型単結晶シリコン基板３１は、縦型ＭＯＳＦＥＴのドレインとなる。
【００４４】
次に、図１４に示すように、イオン注入法により、ｐ型不純物拡散層３３内にｎ型の導電型を有する不純物（例えば、Ｐ）を高濃度で注入する。この時の注入条件は、例えば、イオンの加速エネルギー４０ｋｅＶ、ドーズ量５×１０１５ａｔｏｍｓ／ｃｍ２、注入角度７°に設定される。その後、熱拡散を行うと、ｐ型不純物拡散層３３内にはｎ＋型不純物拡散層３４が形成される。ｎ＋型不純物拡散層３４は、縦型ＭＯＳＦＥＴのソースとなる。
【００４５】
次に、図１５に示すように、ＣＶＤ法により、ｐ型不純物拡散層３３上にマスク材（例えば、窒化シリコン）３５を形成する。さらに、マスク材３５上にフォトリソグラフィ技術によりパターニングされたレジストパターン（図示しない）を堆積し、レジストパターンをマスクとしてＲＩＥによりマスク材３５をエッチングする。この後、レジストパターンは除去する。
【００４６】
続けて、図１６に示すように、マスク材３５をマスクとして、ＲＩＥによりｎ−型エピタキシャル層３２をエッチングする。その結果、ｎ−型エピタキシャル層３２内には、トレンチ３６が形成される。このエッチングは、トレンチ３６がｐ型不純物拡散層３３及びｎ＋型不純物拡散層３４を突き抜けて、その底部がｎ−型エピタキシャル層３２に達するまで行われる。
【００４７】
この後、Ｈ２雰囲気中において温度約９５０℃の犠牲酸化を行い、トレンチ３６の形成によりｎ− 型エピタキシャル層３２に発生したダメージ（結晶欠陥など）の回復を行なった後、マスク材３５を除去する。
【００４８】
次に、図１７に示すように、熱酸化法によりトレンチ３６の内側の面上およびｐ型不純物拡散層３３上に酸化膜３７を形成する。
【００４９】
次に、図１８に示すように、ＬＰＣＶＤ法により、トレンチ３６内及び酸化膜３７上に不純物（たとえばＡｓ）を含んだ導電性Ｐｏｌｙ−Ｓｉ膜３８を堆積する。
【００５０】
次に、図１９に示すように、ｎ＋型単結晶シリコン基板３１の温度を５℃とする条件下で、ＳＦ６を主体とするガスを用いたＲＩＥにより、Ｐｏｌｙ−Ｓｉ膜３８をトレンチ３６の底から１μｍの距離までエッチングして後退させ、トレンチ３６内にＰｏｌｙ−Ｓｉ膜３８からなるダミーゲート電極３９を形成する。その後、熱酸化法により酸化膜３７の表面上およびダミーゲート電極３９上に酸化膜４０を形成する。
【００５１】
次に、図２０に示すように、ＬＰＣＶＤ法により、酸化膜４０上に不純物（たとえばＡｓ）を含んだ導電性Ｐｏｌｙ−Ｓｉ膜４１を堆積する。
【００５２】
次に、図２１に示すように、ｎ＋型単結晶シリコン基板３１の温度を５℃とする条件下で、ＳＦ６を主体とするガスを用いたＲＩＥによりＰｏｌｙ−Ｓｉ膜４１をエッチバックして、トレンチ３６内の酸化膜４０上にＰｏｌｙ−Ｓｉ膜４１からなるゲート電極４２を形成する。
【００５３】
ここで、ゲート電極加工時にＣｌ２＋Ｏ２ガスを主体とするエッチングガスを使用し、半導体基板の温度を−４０℃として加工し、形成されたトレンチゲート型ＭＯＳＦＥＴの要部を図２３に示す。この条件で形成されたゲート電極は、Ｃｌ２＋Ｏ２ガスを主体とするエッチングガスを使用することにより異方性の強いエッチングでゲート電極が加工されるため、ダミーゲート電極３９の表面が、ダミーゲート電極材料であるＰｏｌｙ−Ｓｉのグレインに影響されて凸凹になる。このため、ダミーゲート電極３９上にあるゲート電極４２との間の酸化膜４０の厚さが均一でなくなり、ダミーゲート電極３９とゲート電極４２との耐圧が低下する。更に、ゲート電極４２の表面のように、エッチングがゲート電極材料のＰｏｌｙ−Ｓｉのグレイン形状に影響され、加工表面が凸凹になり、ゲート電極４２の表面のＰｏｌｙ−Ｓｉの局所的な消失が発生するため、歩留まりの低下や品質の低下の要因となる。
【００５４】
また、半導体基板の温度を−４０℃等とし、低い温度でゲート電極加工を行うことにより、フォトレジスト膜やＰｏｌｙ−Ｓｉの残渣からなる反応生成物５０が酸化膜４０やゲート電極４２の表面に再付着し、エッチングが均等に進行せずに加工表面が凸凹になる。このとき、酸化膜４０およびゲート電極４２の上面に付着した反応生成物５０によって、ゲート電極４２と、層間絶縁膜４３上に堆積された金属膜４６との間の耐圧が低くなり、トレンチゲート型ＭＯＳＦＥＴの性能が下がり、歩留まりが低下する。
【００５５】
本実施の形態では、実施の形態１と同様に、エッチングガスとしてフッ素系のガスであるＳＦ６を使用することでエッチングの等方性を強め、ゲート電極材料のＰｏｌｙ−Ｓｉのグレインの形状に影響を受けず、ダミーゲート電極３９およびゲート電極４２の表面を滑らかに加工することが可能である。その結果、下流工程でのゲート電極９ａの表面のＰｏｌｙ−Ｓｉの局所的消失を防ぎ、製品の歩留まりおよび信頼性を向上することができる。
【００５６】
また、ゲート電極加工時のｎ＋型単結晶シリコン基板３１の温度を５℃とすることで、エッチング残渣が加工表面へ再付着するのを防ぎ、加工表面を滑らかな形状にすることにより、歩留まりおよびトレンチゲート型ＭＯＳＦＥＴの信頼性を高めることを可能としている。
【００５７】
なお、これ以降の工程は実施の形態１と同様に行なう。すなわち、図２２に示すように、酸化膜４０上に層間絶縁膜（例えば、酸化シリコン膜）４３およびフォトリソグラフィ技術によりパターニングされたレジストパターンを形成後、エッチングによりｎ−型エピタキシャル層３２に達するトレンチ４４が形成される。続いて、イオン注入によりｐ型不純物拡散層３３内にｐ＋型コンタクト層４５を形成した後、レジストパターンを除去する。その後、ＬＰＣＶＤ法により層間絶縁膜４３上に金属膜（例えば、アルミニウム）４６を堆積し、縦型ＭＯＳＦＥＴのソース電極、ゲートパッドを形成し、ｎ＋型単結晶シリコン基板３１の裏面にＡｕ（金）からなる裏面電極４７を形成することにより、ダミーゲートを有するトレンチゲート型ＭＯＳＦＥＴを完成する。なお、このダミーゲートの存在は、ＭＯＳＦＥＴのＯＮ抵抗を低下させる効果がある。
【００５８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００５９】
本発明の半導体装置の製造方法は、トレンチゲート型ＭＯＳＦＥＴを有する半導体素子の製造に幅広く利用されるものである。
【図面の簡単な説明】
【００６０】
【図１】本発明の一実施の形態１である半導体装置に含まれるトレンチゲート型ＭＯＳＦＥＴの製造方法を説明する要部断面図である。
【図２】図１に続く半導体装置の製造工程中の要部断面図である。
【図３】図２に続く半導体装置の製造工程中の要部断面図である。
【図４】図３に続く半導体装置の製造工程中の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】従来の技術で製造されたトレンチゲート型ＭＯＳＦＥＴを示す要部断面図である。
【図１３】本発明の一実施の形態２である半導体装置に含まれる、ダミーゲートを有するトレンチゲート型ＭＯＳＦＥＴの製造方法を説明する要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中の要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中の要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中の要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中の要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中の要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中の要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中の要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中の要部断面図である。
【図２３】従来の技術で製造された、ダミーゲートを有するトレンチゲート型ＭＯＳＦＥＴを示す要部断面図である。
【符号の説明】
【００６１】
１ ｎ＋型単結晶シリコン基板（半導体基板）
２ ｎ−型エピタキシャル層
３ 酸化膜
４ ｐ型不純物拡散層
５ ｎ＋型不純物拡散層
６ マスク材
７ トレンチ
８ ゲート酸化膜
９ Ｐｏｌｙ−Ｓｉ膜
９ａ ゲート電極
９ｂ ゲート電極
１０ レジストパターン
１１ 層間絶縁膜
１２ レジストパターン
１３ａ、１３ｂ トレンチ
１４ ｐ＋型コンタクト層
１５ 金属膜
１６ 裏面電極
２０ 反応生成物
３１ ｎ＋型単結晶シリコン基板（半導体基板）
３２ ｎ−型エピタキシャル層
３３ ｐ型不純物拡散層
３４ ｎ＋型不純物拡散層
３５ マスク材
３６ トレンチ
３７ 酸化膜
３８ Ｐｏｌｙ−Ｓｉ膜
３９ ダミーゲート電極
４０ 酸化膜
４１ Ｐｏｌｙ−Ｓｉ膜
４２ ゲート電極
４３ 層間絶縁膜
４４ トレンチ
４５ ｐ＋型コンタクト層
４６ 金属膜
４７ 裏面電極
５０ 反応生成物
【特許請求の範囲】
【請求項１】
トレンチゲート型ＭＯＳＦＥＴを有する半導体装置の製造方法であって、
（ａ）半導体基板を準備する工程、
（ｂ）前記半導体基板の主面上に縦型の溝を形成する工程、
（ｃ）前記（ｂ）工程の後、前記溝の表面に酸化膜を形成する工程、
（ｄ）前記（ｃ）工程の後、前記溝内を含む前記主面上に、ゲート電極材料であるＰｏｌｙ−Ｓｉ膜を形成する工程、
（ｅ）前記（ｄ）工程の後、前記Ｐｏｌｙ−Ｓｉ膜をドライエッチングでエッチバックし、前記溝内に前記トレンチゲート型ＭＯＳＦＥＴのゲート電極を形成する工程、
（ｆ）前記半導体基板の主面にソース領域を形成する工程、
（ｇ）前記半導体基板の裏面にドレイン電極を形成する工程、
を含み、
前記（ｅ）工程では、ＳＦ６ガスを主体とするガスをエッチングガスとして使用し、さらにエッチング時の前記半導体基板の温度を摂氏５℃以上とすることを特徴とする半導体装置の製造方法。
【請求項１】
トレンチゲート型ＭＯＳＦＥＴを有する半導体装置の製造方法であって、
（ａ）半導体基板を準備する工程、
（ｂ）前記半導体基板の主面上に縦型の溝を形成する工程、
（ｃ）前記（ｂ）工程の後、前記溝の表面に酸化膜を形成する工程、
（ｄ）前記（ｃ）工程の後、前記溝内を含む前記主面上に、ゲート電極材料であるＰｏｌｙ−Ｓｉ膜を形成する工程、
（ｅ）前記（ｄ）工程の後、前記Ｐｏｌｙ−Ｓｉ膜をドライエッチングでエッチバックし、前記溝内に前記トレンチゲート型ＭＯＳＦＥＴのゲート電極を形成する工程、
（ｆ）前記半導体基板の主面にソース領域を形成する工程、
（ｇ）前記半導体基板の裏面にドレイン電極を形成する工程、
を含み、
前記（ｅ）工程では、ＳＦ６ガスを主体とするガスをエッチングガスとして使用し、さらにエッチング時の前記半導体基板の温度を摂氏５℃以上とすることを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【公開番号】特開２０１０−１４１０２８（Ｐ２０１０−１４１０２８Ａ）
【公開日】平成２２年６月２４日（２０１０．６．２４）
【国際特許分類】
【出願番号】特願２００８−３１４５７７（Ｐ２００８−３１４５７７）
【出願日】平成２０年１２月１０日（２００８．１２．１０）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成２２年６月２４日（２０１０．６．２４）
【国際特許分類】
【出願日】平成２０年１２月１０日（２００８．１２．１０）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
[ Back to top ]