【課題】逆回復時のｄＶ／ｄｔの増加を抑制し、逆回復時の電圧電流波形の振動を抑制し、高速・低損失特性とソフトリカバリー特性の両者を同時に向上させる半導体装置の製造方法を提供すること。
【解決手段】リンを含むｎ型で高比抵抗のＦＺのバルクウェハ３００にて通常のプロセス処理を行い、一方の表面にｐアノード層３０１、アノード電極３０２を形成する。その後、プロトン等の軽イオン照射３０３を行う。照射後、裏面から所定の厚さまで、切削する。切削後、裏面の切削面３０５にリン等のｎ型不純物イオン（不純物３０７）のイオン注入３０６を行い、熱処理を行い、ｎカソード層３０８を形成し、その上にカソード電極３０９を形成する。 （もっと読む）

【課題】トライアックの雷サージ特性を向上させ、信頼性の高いトライアックを提供する。
【解決手段】ｐ層がｎ層を挟み込む半導体基板のｐ層内にｎ層４１及び４３が選択的に形成され、ｐ層内にｎ層４２が選択的に形成され、トライアックが形成される。その際、ｎ層４１〜４３は、互いに重複しないように配置され、かつ、ｎ層４１及び４２は、その平面領域がそれぞれ対称形となるように形成される。このため、サージ電圧が印加されてターンオンする初期段階において、異なる２以上の局所領域がオン状態となり、電流集中を緩和することができるので、雷サージ特性を大幅に向上させることができる。 （もっと読む）

【課題】サイリスタ動作時に、寄生バイポーラトランジスタを作らせず、書き込みのディスターブの発生を防止して、誤書き込みを防止することを可能にするＳＲＡＭ型の半導体装置とその製造方法を提供する。
【解決手段】半導体基板１１に形成されたサイリスタ形成領域２１を分離する素子分離領域１２と、サイリスタ形成領域２１に形成されていて、ｐ型の第１領域（第１ｐ型領域）ｐ１と、ｎ型の第２領域（第１ｎ型領域）ｎ１と、ｐ型の第３領域（第２ｐ型領域）ｐ２と、ｎ型の第４領域（第２ｎ型領域）ｎ２とが順に接合されたサイリスタＴ１、Ｔ２と、第２ｐ型領域ｐ２の下部に形成されたｎ型の第５領域（第１ウエル領域）３１を有する半導体装置１において、第５領域３１の底部および素子分離領域１２の下部に接合するｐ型の第６領域（第２ウエル領域）３２を有する。 （もっと読む）

バイポーラ接合トランジスタが、第１の導電型を有するコレクタと、このコレクタ上の、第１の導電型を有するドリフト層と、このドリフト層上の、第１の導電型と反対の第２の導電型を有するベース層と、このベース層上の、低濃度でドープされ第１の導電型を有しベース層とｐ−ｎ接合部を形成するバッファ層と、このバッファ層上の第１の導電型を有し側壁を有するエミッタメサとを含む。バッファ層は、エミッタメサの側壁の近傍でそこから横方向に間隔を置いて配置されたメサ段差を含み、エミッタメサの下のバッファ層の第１の厚さは、メサ段差外側のバッファ層の第２の厚さよりも厚い。
（もっと読む）

【課題】エピタキシャル成長層上に形成したシリサイド層やエピタキシャル成長層と半導体基板とがショートを起こすのを防止することを可能にする。
【解決手段】半導体基板１１に形成された素子分離領域１４によって分離された該半導体基板１１の素子形成領域１２と、前記半導体基板１１上に形成された絶縁膜４１と、前記素子形成領域１２の選択エピタキシャル成長させる領域上を含むように前記絶縁膜４１に形成された開口部４２と、前記開口部４２内の半導体基板１１の素子形成領域１２より選択エピタキシャル成長により形成された半導体層１５とを有することを特徴とする。 （もっと読む）

【課題】メサ型のエミッタ層を有するワイドギャップ半導体のゲートターンオフサイリスタにおいて、可制御電流を大きくできるものを提供すること。
【解決手段】 ｎ型の第１のエミッタ層、ｐ型の第１のベース層、ｎ型の第２のベース層、ｐ型の第２のエミッタ層をこの順に備える。第２のベース層の表面近傍の、メサ型の第２エミッタ層と第２のベース層との接合部近傍を含むメサの底部に、ｐ型の領域７を介在させてｎ型の低抵抗ゲート領域５を設ける。これにより、エミッタ層と、そのエミッタ層に近接する、ゲートが設けられるベース層との接合部の端部近傍の絶縁膜の電界を緩和する。なお、各層および各領域のｎ型とｐ型とを入れ替えても良い。 （もっと読む）

【課題】
オン抵抗が低く、ゲートターンオフの可能な絶縁ゲート型サイリスタを提供する。
【解決手段】
絶縁ゲート型サイリスタは、第１導電型、高不純物濃度の第１電流端子半導体領域と、
第１電流端子半導体領域上に形成された、第１導電型と逆導電型の第２導電型、低不純物
濃度の第１ベース半導体領域と、第１ベース半導体領域上に形成された、第１導電型、低不純物濃度の第２ベース半導体領域と、第２ベース半導体領域上に形成された、第２導電型、高不純物濃度の第２電流端子半導体領域と、第２電流端子半導体領域表面から第１ベース半導体領域に向かう方向で、第２電流端子半導体領域を貫通し、第２ベース半導体領域に入り、その厚さの一部を残すように形成されたトレンチと、トレンチ内に形成された絶縁ゲート電極構造と、を有し、トレンチが第２ベース半導体領域上部を複数の部分に分割し、分割された各部分を取り囲むように形成されている。 （もっと読む）

【課題】ターンオフ時間を短くできるサイリスタを有する半導体装置を提供する。
【解決手段】基板に第１導電型の第１半導体領域が形成され、その表層部に第２導電型の第２半導体領域と第２導電型の第３半導体領域（アノードＡＮ）と第１導電型の第４半導体領域（アノードゲートＡＧ）が、第２半導体領域の表層部に第１導電型の第５半導体領域（カソードＣＡ）と第２導電型の第６半導体領域（カソードゲートＣＧ）が形成され、第１及び第２半導体領域の境界から第２及び第５半導体領域の境界までの領域の第２半導体領域上にゲート絶縁膜及びゲート電極ＭＧが、第３半導体領域に負荷素子が形成されてサイリスタＳＣＲが構成された半導体装置において、サイリスタをオンからオフにする際に、アノードより高電位をアノードゲートに印加し、アノードとアノードゲートでサイリスタ内部に構成されるダイオードを降伏させてアノードの電位を制御して駆動する。 （もっと読む）

【課題】メサ構造をもつ炭化珪素バイポーラ型半導体装置において、素子の表面付近に存在する欠陥核を起点とした積層欠陥の発生およびその面積拡大を抑制し、これにより順方向電圧の増加を抑制する。
【解決手段】第１導電型炭化珪素単結晶基板、第１導電型炭化珪素ドリフト層、第２導電型炭化珪素電荷注入層および該炭化珪素電荷注入層よりもドーピング密度が高い第２導電型の高ドーピング層が、この順序にて積層してなり、前記炭化珪素ドリフト層から前記高ドーピング層側の素子表面に至るメサ構造を有し、前記高ドーピング層の厚さが１５ｎｍ〜１．５μｍであり、かつ、前記高ドーピング層における最大ドーピング密度が１×１０²⁰ｃｍ^-3〜２×１０²¹ｃｍ^-3であることを特徴とする炭化珪素バイポーラ型半導体装置。 （もっと読む）

【課題】小型,安価でオン抵抗の大きなｐｎダイオードを提供する。
【解決手段】このＳｉＣｐｎダイオードは、約３×１０^１３ｃｍ^−２以上の電子線を照射したことで、ライフタイム制御がなされている。このライフタイム制御の結果、図１の電流電圧特性Ｋ１０に示すように、このＳｉＣｐｎダイオードでは、電流は約３２Ｖから流れ出し、１００Ａ通電時のオン電圧は５０Ｖとなった。このときの上記ＳｉＣｐｎダイオードのオン時の抵抗は０.５Ωである。このＳｉＣｐｎダイオードの通電領域は０.４ｃｍ^２であり、上記ライフタイム制御によってオン抵抗を増大させて、０.２Ωｃｍ^２にしたから、例えば、従来はダイオードと抵抗とを直列に接続して使用していた電気回路装置において、上記抵抗を省略可能となる。 （もっと読む）

【課題】可制御電流が大きく、低損失のパワー半導体装置に適したアセンブリ構造を提供すること。
【解決手段】金属基板１２５と、絶縁板１２６と、金属膜７とを備える。金属基板１２５上に、ワイドギャップ半導体層からなるバイポーラスイッチング素子２０を備える。金属膜７上に、ｎ型ワイドギャップ半導体層を含むダイオード素子１３を備える。バイポーラスイッチング素子２０の低電位側の主電極３２は、金属基板１２５に直接に半田付けされている。一方、バイポーラスイッチング素子２０の高電位側の主電極２９は、金属膜７に配線３４、７ａを介して電気的に接続されている。ダイオード素子１３の低電位側の主電極３２は、金属膜７に直接に半田付けされている。一方、ダイオード素子１３の高電位側の主電極６は、金属基板１２５に配線８を介して電気的に接続されている。 （もっと読む）

【課題】可制御電流が大きく、低損失のパワー半導体装置を作製すること。
【解決手段】順方向特性にビルトイン電圧を有するワイドギャップバイポーラ半導体素子を形成するように、互いに異なる導電型を有する少なくとも２層のワイドギャップ半導体層１、２、３を積層する。積層欠陥を有するワイドギャップ半導体層１、２、３に、所定の照射エネルギーのγ線、電子線または荷電粒子線を所定量照射する。 （もっと読む）

【課題】可制御電流が大きく、かつ低損失のパワー半導体装置を得ること。
【解決手段】ワイドギャップ半導体を用いた、順方向特性にビルドイン電圧を有するワイドギャップバイポーラ半導体素子１３を備える。ワイドギャップバイポーラ半導体素子１３を収納し、ワイドギャップバイポーラ半導体素子１３を外部の装置に接続するための電気接続手段７、８、９、１１を有する半導体パッケージ１０、１４を備える。半導体パッケージ１０、１４内の前記ワイドギャップバイポーラ半導体素子１３を５０℃以上、７５０℃以下の温度範囲に加熱するための発熱手段１５を備える。 （もっと読む）

【課題】 簡便な方法で電極部付近の電流集中を防いで、逆回復耐量を向上させ
ること。
【解決手段】 ライフタイムの短い調整領域１０を、ソース電極４を半導体基板１内へ投影させた場合の電極端部を跨いだ領域で、かつ、基板深さ方向に位置する高濃度のｐ型ウェル領域２０と低濃度の半導体層との境界部６を含む領域に形成する。 （もっと読む）

【課題】ターンオフ時間を短くできるサイリスタを有する半導体装置を提供する。
【解決手段】基板に第１導電型の第１半導体領域２０が形成され、第１半導体領域の表層部に第２導電型の第２半導体領域２２とアノードとなる第２導電型の第３半導体領域２３とアノードゲートとなる第１導電型の第４半導体領域２４が形成され、また、第２半導体領域の表層部にカソードとなる第１導電型の第５半導体領域２６とカソードゲートとなる第２導電型の第６半導体領域２５が形成され、第１半導体領域と第２半導体領域の境界から第２半導体領域と第５半導体領域の境界までの領域における第２半導体領域の上層にゲート絶縁膜３０及びゲート電極３１が形成され、第３半導体領域、第４半導体領域、第６半導体領域及び第５半導体領域に入出力用の導電層が形成されており、第３半導体領域、第１半導体領域、第２半導体領域及び第５半導体領域からサイリスタが構成されている。 （もっと読む）

【課題】高温アニーリングにより、キャリア捕獲中心を効果的に減少または除去するＳｉＣ層の質を向上させる方法、および該方法により作製されたＳｉＣ半導体素子を提供する。
【解決手段】（ａ）最初のＳｉＣ結晶層（Ｅ）における浅い表面層（Ａ）に炭素原子(Ｃ)、珪素原子、水素原子、またはヘリウム原子をイオン注入して、注入表面層に余剰な格子間炭素原子を導入する工程と、（ｂ）当該層を加熱することにより、注入表面層（Ａ）からバルク層（Ｅ）へ格子間炭素原子（Ｃ）を拡散させるとともにバルク層における電気的に活性な点欠陥を不活性化する工程と、を含む、幾つかのキャリア捕獲中心を除去または減少することによりＳｉＣ層の質を向上させる方法および該方法により作製された半導体素子。上記工程の後、表面層（Ａ）を、エッチングするかまたは機械的に除去してもよい。 （もっと読む）

【課題】移動度を高めることで、オンからオフへのスイッチング速度を高速化することを可能とする。
【解決手段】第１伝導型の第１領域（第１ｐ型領域ｐ１）と、前記第１伝導型とは逆伝導の第２伝導型の第２領域（第１ｎ型領域ｎ１）と、第１伝導型の第３領域（第２ｐ型領域ｐ２）と、第２伝導型の第４領域（第２ｎ型領域ｎ２）とが順に接合されたもので、該第３領域（第２ｐ型領域ｐ２）にゲート（ゲート電極１４等）が形成されたサイリスタ２を有する半導体装置１であって、前記サイリスタ２の第１領域乃至第４領域は、シリコンゲルマニウム領域もしくはゲルマニウム領域に形成されていることを特徴とするものである。 （もっと読む）

【課題】ゲート電極からのバイアス効果を大きくするとともに、オンからオフへのスイッチング速度を高速化することを可能とする。
【解決手段】第１伝導型の第１領域（第１ｐ型領域ｐ１）と、前記第１伝導型とは逆伝導の第２伝導型の第２領域（第１ｎ型領域ｎ１）と、第１伝導型の第３領域（第２ｐ型領域ｐ２）と、第２伝導型の第４領域（第２ｎ型領域ｎ２）とが順に接合されたサイリスタ２と、前記第３領域に形成されたゲート電極１３と、前記第３領域が形成されるもので前記バルク半導体基板１０に形成された第２伝導型のウエル領域１１とを有する半導体装置１であって、前記サイリスタ２の第１領域側に第１電圧が印加され、前記サイリスタ２の第４領域側に前記第１電圧よりも高い第２電圧が印加され、前記ウエル領域１１に前記第１電圧よりも高い電圧もしくは前記第１電圧と同等の電圧が印加されることを特徴とする。 （もっと読む）

【課題】バルク半導体基板を用い、選択セルと非選択セルとを区別し、選択セルのみをオフさせて、オンからオフへのＳＲＡＭメモリセル用サイリスタのスイッチング速度を高速化させることを可能とする。
【解決手段】バルク半導体基板１０に、ゲート電極１３が形成されたサイリスタ３と、このサイリスタ３に接続された電界効果トランジスタ４とからなる記憶素子２を複数有する半導体装置１であって、電界効果トランジスタ４のカソード側にビット線ＢＬが接続され、選択された記憶素子２（２ａ）のオフ動作時に、選択された記憶素子２ａのサイリスタ３の第１領域ｐ１側に第１電圧が印加され、その記憶素子２ａの電界効果トランジスタ４のカソード側に第１電圧よりも高い第２電圧が印加され、その記憶素子２ａと同じビット線ＢＬに接続する非選択の記憶素子２ｂの電界効果トランジスタ４に形成されたワード線ＷＬに第１電圧よりも低い電圧が印加される特徴を有する。 （もっと読む）

【課題】双方向サイリスタの感度の向上と誤動作の防止との両方を良好に達成することが困難であった。
【解決手段】双方向サイリスタを構成するために、半導体基板１に第1、第２、第３及び第４のＮ型半導体領域Ｎ1、Ｎ2、Ｎ3、Ｎ4と第１及び第２のＰ形半導体領域Ｐ1、Ｐ2とを設ける。半導体基板１の一方の表面２に第１の主電極Ｔ1とゲ−ト電極Ｇとを配置する。半導体基板１の他方の主面３に第２の主電極Ｔ2を設ける。第４のＮ形半導体領域Ｎ４に浅く拡散された第１の部分Ｎ4ａと深く拡散された第２の部分Ｎ4ｂとを設ける。第２の部分Ｎ4ｂを第１及び第２の主サイリスタの中心から遠い位置に配置する。 （もっと読む）