【課題】 本発明は、シロキサン結合を含む絶縁層を選択的にエッチングする技術について提供することを課題とする。また、本発明は、エッチングの際に生じる不具合に起因した動作不良等の低減された半導体装置を提供することを課題とする。
【解決手段】 本発明の一は、半導体層と導電層との上に設けられ、シロキサン結合を含む絶縁層を、絶縁層の上に設けられた感光性樹脂をマスクとし、臭化水素ガスと酸素ガスとを含む処理用ガスを用いて絶縁層をエッチングする工程を含むことを特徴とする半導体装置の作製方法である。 （もっと読む）

【課題】ダマシン法を用いて形成された銅配線の絶縁破壊耐性（信頼性）を向上する。
【解決手段】シリコン酸化膜３９の配線溝４０に埋め込むＣｕ配線４６ａ〜４６ｅをＣＭＰを用いた研磨で形成する。それから、ＣＭＰ後の洗浄工程を経た後に、シリコン酸化膜３９およびＣｕ配線４６ａ〜４６ｅの表面を還元性プラズマ（アンモニアプラズマ）で処理する。その後、真空破壊することなく、連続的にキャップ膜（シリコン窒化膜４７）を形成する。 （もっと読む）

【課題】クラックの発生等を防止することができ、複数の層間絶縁膜内において、素子として機能する配線等を配設できる領域を広くとることができ、製造コストの削減を図ることができる、半導体装置を提供することを目的とする。
【解決手段】本発明に係わる半導体装置では、誘電率ｋが２．７未満である低誘電率膜４等を有している。そして、当該低誘電率膜４等において、パッド部４７の下方部分には、低誘電率膜４等よりも硬度の硬い材料（たとえば、第一のダミーパターン１０等，第二のダミーパターン１２等）が形成されている。 （もっと読む）

【課題】ストレスリリーフと接触窓構造の間隔距離の微小化を可能にする線路デバイス構造の製作過程及びその構造を提供する。
【解決手段】基板と、第一金属柱体６８と、第二金属柱体と、を備え、第一金属柱体６８は、基板上に位置し、第一金属柱体６８の最大横寸法Ｈｗを第一金属柱体６８の高度Ｈｔで割ると４より小さく、かつ第一金属柱体６８の高度が２０μｍから３００μｍの間であって、第二金属柱体は、基板上に位置し、第二金属柱体の最大横寸法を第二金属柱体の高度で割ると４より小さく、かつ第一金属柱体の中心点から第二金属柱体の中心点までの距離Ｈｂが１０μｍから２５０μｍの間である。 （もっと読む）

【目的】 基板上の膜に対し、膜の膜剥れやスクラッチを防止する半導体装置の製造方法を提供することを目的とする。また、露光装置におけるステージ上での基板のチャックエラーを抑制することを別の目的とする。
【構成】 基板２００の表面にＣｕ膜２６０を形成するめっき工程（Ｓ１２０）と、前記基板２００の裏面を研磨する裏面研磨工程（Ｓ１２２）と、前記裏面が研磨された後、前記基板２００の表面に形成された前記Ｃｕ膜２６０を研磨する表面研磨工程（Ｓ１２４）と、を備えたことを特徴とする。 （もっと読む）

【課題】液晶表示装置やＥＬ発光装置などの半導体装置において、今後のさらなる高精細化（画素数の増大）、小型化に伴う各表示画素ピッチの微細化、及び画素部を駆動する駆動回路の集積化を進められるように、複数の素子を限られた面積に形成し、素子が占める面積を縮小して集積することを課題とする。
【解決手段】回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルをゲート電極形成用のフォトリソグラフィ工程に適用して複雑なゲート電極を形成する。また、マスクを変更するだけで、工程数を増やすことなく、同一基板上に上記マルチゲート構造であるトップゲート型ＴＦＴとシングルゲート構造であるトップゲート型ＴＦＴを形成することができる。 （もっと読む）

【課題】
半導体デバイス製造のトランジスタ形成工程に用いられるメタル材料を、選択的に、かつ効率よくエッチングするエッチング剤組成物、及びそれを用いた半導体デバイスの製造方法を提供する。
【解決手段】
メタル材料の精密な加工が可能であり、かつ絶縁材料に対する腐食性が少ないという優れた特性をもつエッチング剤組成物であって、フッ素化合物に無機酸もしくは有機酸のいずれかを含有することからなるエッチング剤組成物、及びそれを用いた半導体デバイスの製造方法。 （もっと読む）

ナノスケールチャネルデバイスのコンタクトアーキテクチャは、複数の並列半導体本体を有するデバイスのソースまたはドレイン領域に結合されかつその間に延びるコンタクト構造を有する。コンタクト構造は、サブリソグラフィックピッチを有する並列半導体本体と接触することができる。 （もっと読む）

【課題】 ＭＩＳＦＥＴを有する半導体装置の性能を向上させる。
【解決手段】 半導体基板１のｐ型ウエル７上にゲート絶縁膜８を介してゲート電極１５が形成され、ｐ型ウエル７にはソース・ドレインとしてのｎ^＋型半導体領域３５が形成されている。ゲート電極１５の両側壁上にはオフセットスペーサ２３を介してサイドウォールスペーサ３３が形成され、サイドウォールスペーサ３３の側面３４ａには凹部３４ｂが形成されている。ゲート電極１５上およびｎ^＋型半導体領域３５上に金属シリサイド膜４３ａ，４３ｂが形成され、金属シリサイド膜４３ａはゲート電極１５の上面上だけでなく、サイドウォールスペーサ３３の側面３４ａうちの凹部３４ｂよりも上部の領域上にも延在している。金属シリサイド膜４３ｂは、ｎ^＋型半導体領域３５の上に形成されている。 （もっと読む）

【課題】ストレスリリーフと接触窓構造の間隔距離を微小化できる線路デバイスの製造方法を提供する。
【解決手段】一つの半導体基部３０は、半導体基部３０上に位置する少なくとも一つの第一金属柱体及び半導体基部３０上と第一金属柱体上に位置する一つの第一重合物層４６を提供する。第一重合物層４６を金属柱体の一つの頂部が露出するまで除去する。一つの第二金属柱体を提供する。電気めっき方式で第一重合物層４６上に一つの金属接続線路層を形成させ、金属接続線路層は第一金属柱体及び第二金属柱体と接続する。金属接続線路層の形成ステップの前に、第一重合物層４６上に一つのチタン含有金属層を形成させる。 （もっと読む）

応力緩衝カラー（２５０）を有するビア（２３０）を形成する方法が提供される。応力緩衝カラーは、周囲材料の熱膨脹係数中の不一致に起因する応力を吸収することができる。他の実施例も説明される。 （もっと読む）

【課題】配線形成のためのドライエッチングが進行しても、ゲート絶縁膜にチャージダメージを与えることを抑制できる半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、ゲート絶縁膜３ａ，３ｂを形成する工程と、ゲート配線４ａ，４ｂを形成する工程と、絶縁膜８を形成する工程と、接続孔８ａ，８ｂ，８ｃを形成する工程と、接続孔８ａ，８ｂ，８ｃに導電体９ａ，９ｂ，９ｃを埋め込む工程と、絶縁膜８上及び導電体９ａ，９ｂ，９ｃ上に、導電膜１１，１２，１３を形成する工程と、ドライエッチングを用いて導電膜１１，１２，１３をパターニングすることにより、絶縁膜８上に複数の配線１０ａ，１０ｂ，１０ｄ、及びダミー配線１０ｃを形成する工程とを具備する。ダミー配線１０ｃと、ダミー配線１０ｃに最も近い配線１０ｂの間隔は、配線１０ａ，１０ｂ，１０ｄの相互間隔以下である。 （もっと読む）

【課題】ＴＦＴ構造部の製造工程を簡略化するとともに、ソース・ドレイン電極の材質を限定せずとも、ＴＦＴチャネル部となる半導体層の膜厚を正確に制御することで、表示ムラを防止した電気光学表示装置を提供する。
【解決手段】活性領域層ＡＲ上から、画素電極３０の下方の透明絶縁性基板１の上方にかけて延在するようにドレイン電極２６が配設されている。ソース電極２４およびソース配線２５は、その端面が半導体膜６の何れの端面よりも後退した位置となるように配設され、活性領域層ＡＲ上のドレイン電極２６の端面も、半導体膜６のほぼ平行な関係にある端面よりも後退した位置となるように配設されている。 （もっと読む）

基体平面に対して突出した半導体凸部と、この半導体凸部を跨ぐようにその上部から相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体凸部の間に介在するゲート絶縁膜と、前記半導体凸部に設けられたソース／ドレイン領域とを有するＭＩＳ型電界効果トランジスタ、このトランジスタを含む基体上に設けられた層間絶縁膜、及びこの層間絶縁膜に形成された埋め込み導体配線を有し、この埋め込み導体配線は、前記半導体凸部のソース／ドレイン領域と、前記層間絶縁膜下の他の導電部とに接続されていることを特徴とする半導体装置。
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【課題】 パターン形成において、低コスト化及び形成時間の短縮化を図るとともに、微細パターンの形成を可能としたパターンの形成方法を提供する。
【解決手段】 本発明のパターン形成方法は、基板１８上に第１金属膜２８を形成する第１金属膜形成工程と、第１金属膜２８上に、パターンを形成しない基板１８上の位置に対応する第１金属膜２８が露出するようにマスクパターン３８を形成するマスクパターン形成工程と、マスクパターン３８をマスクとして第１金属膜２８上に絶縁膜４０を形成する絶縁膜形成工程と、マスクパターン３８を除去し、メッキ法により、マスクパターン３８を除去した第１金属膜２８上に絶縁膜４０をマスクとして少なくとも第２金属膜４２を形成する第２金属膜形成工程と、を有する。 （もっと読む）

【課題】 バンクに撥液化処理を行う際の、機能膜へのダメージを解消した膜パターンの形成方法と、これによって得られた膜パターンを備えた半導体装置、電気光学装置、及び電子機器を提供する。
【解決手段】 基板Ｐに設けられたゲート絶縁膜２８（機能膜）上に機能液を配置して膜パターンを形成する方法である。基板Ｐにゲート絶縁膜２８を設け、ゲート絶縁膜２８上にポリシラザン液、ポリシラン液またはポリシロキサン液のいずれかを塗布し乾燥してバンク膜３１を形成する。そして、マスクＭを用いてバンク膜３１を選択的に露光し、バンク膜３１に撥液処理を施す。バンク膜３１を現像処理することでゲート絶縁膜２８を露出させ、パターン形成領域を区画するバンクを形成する。パターン形成領域に前記機能液を配置し、膜パターンを形成する。少なくとも、バンク膜３１に撥液処理を施す工程は、バンク膜３１を現像処理しバンクを形成する工程より前の工程で行う。 （もっと読む）

【課題】 ＣＭＯＳ回路のＡｌ合金配線の有無による段差やＡｌ合金残渣による突起の影響を受けることなく、平坦な表面の反応電極を形成して、均一かつ収率の高いＤＮＡの合成や検出等を促すことができるマイクロ反応チップと、その確実な製造方法を提供する。
【解決手段】 ＣＭＯＳ回路の最終保護層６に形成されたコンタクトホール１３に接続電極２２が形成されてＣＭＯＳ回路の配線１２に接続されるとともに、最終保護層６上には、接続電極２２に達する孔部２３Ｂを備えた保護膜２３が形成され、さらにこの保護膜２３上には、孔部２３Ｂを介して接続電極２２に接続される反応電極２４が形成される。保護膜２３の表面２３Ａを研磨加工した後に反応電極２４を形成する。 （もっと読む）

システムは、第１半導体デバイスと第１電気接続とを有する第１チップ、第２半導体デバイスと第２電気接続とを有する第２チップ、および第３半導体デバイスと第３電気接続とを有する第３チップを有し、第３チップは、第１および第２チップの上面にスタックされ、第１および第２チップのそれぞれの少なくとも一部分を物理的に架橋し、前記第１および第２チップに接続される。
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【課題】ＭＩＭ型容量素子において、ヴィアホールのエッチング時に上部電極と下部電極ではコンタクト深さが異なるため、上部電極及び容量誘電膜の突き抜けによるリーク不良が発生する。
【解決手段】基板上に下部電極１２ａ及び上部電極引き出し層１２ｂを同一配線層に形成し、下部電極１２ａ上にのみ容量絶縁膜１３を形成し、容量絶縁膜１３上から上部電極引き出し層１２ｂを覆う上部電極１４を形成し、上部電極１４と上部電極引き出し層１２ｂを電気的に接続することにより、ＭＩＭ型容量素子を形成する。 （もっと読む）

【課題】液滴吐出法などのマスクレスプロセスを用いて円形薄膜トランジスタを作製することにより、工程の簡略化、作製時間の短縮、及び作製費用の低減を図ると共に、従来よりもその形状が制御された円形薄膜トランジスタの作製方法を提供することを目的とする。
【解決手段】液滴吐出法等のマスクレスプロセスを用いて、基板上に同心円状の薄膜を積層し、円形の電極を有する円形薄膜トランジスタを形成する。また、液滴吐出法等のマスクレスプロセスを用いて、基板上に同心円状の薄膜を積層し、円形の半導体層を有する円形薄膜トランジスタを形成してもよい。 （もっと読む）