半導体基板内に導電バイアすなわちウェハ貫通相互接続部を形成する方法、および結果として得られるウェハ貫通相互接続構造体を開示する。本発明の一実施形態では、ウェハ貫通相互接続構造体を形成する方法は、基板の第１の表面に開口を形成する処置と、開口の内部表面に第１の絶縁層または誘電体層を堆積させる処置と、第１の誘電体層の上に導電層を堆積させる処置と、導電材料を覆って開口の内部表面に第２の絶縁層または誘電体層を堆積させる処置と、基板の反対側の第２の表面を貫通して導電層の一部分を露出させる処置とを含む。本発明の方法を用いて生成されたウェハ貫通相互接続部を含む半導体デバイスもまた開示する。 （もっと読む）

【課題】加熱硬化後の膜と金属材料、とりわけ銅、金、チタン系金属との接着性を向上させ、かつ、室温保存での接着性能変化の少ない耐熱樹脂前駆体組成物およびそれを用いた半導体装置を提供すること。
【解決手段】ａ）下記一般式（１）で表される構造単位を主成分とするポリマーと、ｂ）特定のジスルフィド系化合物ないしはチオエーテル化合物を含むことを特徴とする耐熱性樹脂前駆体組成物。


（ｍ_１は３〜１０００００の整数、ｎおよびｏは０〜２の整数である。ｐおよびｑは０〜４の整数であり、ｎ＋ｑ＞０である。） （もっと読む）

【課題】幅の異なるＬＤＤ領域を自己整合的に形成し、それらの幅を個々の回路に応じて精密に制御する作製方法を提供する。
【解決手段】回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いることによって、ゲート電極の膜厚の薄い領域の幅を自由に設定でき、そのゲート電極をマスクとして自己整合的に形成できる２つのＬＤＤ領域の幅を個々の回路に応じて異ならせることができる。なお、一つのＴＦＴにおいて、幅の異なる２つのＬＤＤ領域は、両方ともゲート電極と重なる構造である。 （もっと読む）

【課題】銅配線を覆って設けられるバリアメタル膜のバリア性能が向上されており、低比誘電率層間絶縁膜から放出されるガスによりバリアメタル膜が酸化されても、銅配線の信頼性や性能、および品質等が低下するおそれの殆ど無い半導体装置を提供する。
【解決手段】比誘電率が３以下である絶縁膜３が基板１上に少なくとも１層設けられている。少なくとも一部がこの絶縁膜３内に形成されている凹部１０の内面を覆って第１のバリアメタル膜６が設けられている。この第１のバリアメタル膜６の表面を覆って凹部１０内に第２のバリアメタル膜７が設けられている。この第２のバリアメタル膜７の表面を覆って凹部１０内に第３のバリアメタル膜８が設けられている。この第３のバリアメタル膜８の表面を覆って凹部１０内にＣｕ膜１１が埋め込まれて設けられている。 （もっと読む）

表面上に金属含有フィルムを形成させる原子層蒸着法が提供される。これらの方法は、これらの方法の最も広い態様において、（ａ）表面を表面活性化剤にさらして表面上に表面活性化錯体の蒸着物を形成させる工程と、
ｂ）表面活性化錯体の蒸着物を金属前駆体にさらして表面上に金属錯体の蒸着物を形成させる工程と、
ｃ）蒸着させた金属錯体を還元剤と反応させて、表面上に酸化物を含まない金属含有フィルムを形成させる工程とを含んでなり、ここで、金属はＣｏ、Ｎｉ、Ｐｔ、Ｐｄ、ＩｒおよびＷよりなる群から選択される。 （もっと読む）

【課題】 埋込銅配線を有する半導体装置の信頼性を向上させる。
【解決手段】 絶縁膜１４，１５に配線溝を形成し、その配線溝の底面および側面上を含む絶縁膜１５上に導電性バリア膜１８と銅の主導体膜１９を形成し、ＣＭＰ法により不要な部分を除去して配線２０を形成する。そして、主導体膜１９上にタングステンからなる金属キャップ膜２２を選択成長させてから、配線２０を埋込んだ絶縁膜１５上に絶縁膜２３〜２６を形成し、ビア３０が金属キャップ膜２２を貫通して主導体膜１９を露出するようにビア３０及び配線溝３１を形成し、ビア３０の底部で露出した主導体膜１９上にタングステンからなる金属キャップ膜３２を選択成長させた後に、ビア３０および配線溝３１の内部を含む絶縁膜２６上に導電性バリア膜３３と銅の主導体膜３４を形成し、ＣＭＰ法により不要な部分を除去して配線３５を形成する。 （もっと読む）

【課題】 表面にキャップメタル膜が形成された銅配線を含む半導体装置において、ビア接続の歩留まりや抵抗の均一性を良好にする。
【解決手段】 本発明の半導体装置の製造方法は、半導体基板上に形成された絶縁膜に、配線溝を形成する工程（Ｓ１００）と、絶縁膜上全面に、バリアメタル膜を形成する工程（Ｓ１０２）と、バリアメタル膜上全面に、配線溝内を埋め込むように銅膜を形成する工程（Ｓ１０４）と、絶縁膜表面に、バリアメタル膜が残る条件で、配線溝部外の銅膜を研磨により除去する工程（Ｓ１０６）と、銅膜を研磨により除去する工程の後に、配線溝部内に形成された銅膜上に、選択的にキャップメタル膜を形成する工程（Ｓ１０８）と、キャップメタル膜を研磨により平坦化する工程（Ｓ１１０）とを含む。 （もっと読む）

【課題】ＭＩＳＦＥＴの微細化を推進することのできる絶縁膜形成技術を提供する。
【解決手段】ＭＩＳＦＥＴ（Ｑｓ、Ｑｎ、Ｑｐ）のゲート電極９上に形成する平坦化絶縁膜として、ＨＳＱ−ＳＯＧ膜を約８００℃の高温で熱処理したＳＯＧ膜１６を使用する。また、上層の配線（５４、５５、５６、６２、６３）間の層間絶縁膜として、上記のような高温の熱処理を施さないＨＳＱ−ＳＯＧ膜５７を使用する。 （もっと読む）

【課題】多層配線を有する半導体装置において、空孔率の高い配線間構造を用い、配線間の電気的短絡を抑制する。
【解決手段】基板上にそれぞれ同一レベルに備えられた第一および第二の配線層１１０、３１０と空孔率６０％以上を有する第一および第二の空洞層１２０、３２０を有する配線構造において、第一および第二の空洞層１２０、３２０と接する配線層の側壁に第一および第二の酸化チタン層１６０、３６０からなる絶縁層を備え、配線層と接する側壁に第二および第四のチタン層１５０ａ、３５０ａを備え、バリアメタル層と絶縁層の間に酸素バリア層として第一のおよび第二の窒化チタン層１５０ｂ、３５０ｂを備えることにより、隣り合う配線間の電気的耐圧を向上し、配線間短絡を抑制する。 （もっと読む）

【課題】 機械加工によって金属膜および保護膜を除去することで金属膜を分断し、複数の電極を形成する半導体装置の製造方法において、電極同士がバリによって短絡してしまうことを防止する。
【解決手段】 金属膜４と保護膜３との間からの腐食媒体の透過をし難くできるデポジション、スパッタもしくは蒸着によって金属膜４を形成しつつ、ウェハ全面に形成される金属膜４を保護膜３の表面に形成し、その後、保護膜３の一部と共に金属膜４のうちの不要部分を除去する。このとき、不要部分の除去をバイト１０を用いた機械加工によって行うが、保護膜３のコンタクトホール３ａをテーパ面としておくことで金属膜４も傾斜させられるため、機械加工時に金属膜４のバリが発生して各種電極４ａ間が短絡することを防止できる。 （もっと読む）

【課題】抵抗分布のばらつきを防止する。
【解決手段】第1の面12aに存在する複数の配線部形成領域12cを有する半導体基板12と、第1の面上に設けられている第1絶縁膜14と、素子13に至って設けられている1個又は2個以上の埋込みコンタクト16aと、素子とは非接続として設けられている複数のダミー埋込みコンタクト18aと、埋込みコンタクトに電気的に接続されている複数の第1配線部22及びダミー埋込みコンタクトに接続されているダミー第1配線部24を含む第1配線層20と、表面14a及び第1配線層上を覆っている第2絶縁膜30と、第1配線部を露出させるヴィアホール32を埋め込む埋込みヴィア32aと、ダミー第1配線部の一部分を露出させる複数のダミーヴィアホール18を埋め込むダミー埋込みヴィア18aと、埋込みヴィアに電気的に接続されている第2配線部42及びダミー埋込みヴィアに接続されているダミー第2配線部44を含む第2配線層40とを具えている。 （もっと読む）

【課題】半導体メモリ素子の製造方法を提供する。
【解決手段】基板２００全面に形成された層間絶縁膜２３０上に位置するソース領域２０５上部に位置し、ゲートＧ１２の伸張方向に伸び、層間絶縁膜の一部分だけをライン形状に露出させる自己整列フォトレジストマスクを利用し、ビットライン及びキャパシティ下部電極を半導体基板の活性領域に連結させるビットラインコンタクト連結体２１６ａ及び下部電極連結体２２８ａを形成することにより、誤整列マージンを確保することができる技術と、ビットラインコンタクト連結体及び下部電極連結体それぞれを１回のマスク工程を利用して形成する半導体メモリ素子の製造方法。 （もっと読む）

【課題】フレキシブル基板を用いた液晶表示装置の製造工程に際し、基板の膨張及び収縮による誤整列に備えることを可能にする。
【解決手段】ベース基板１１０上に形成されたゲートライン１２０と、ゲートラインと絶縁されて形成されたデータライン、及びゲートラインとデータラインとが交差する領域に形成され、ゲートラインの線幅は少なくとも前記データラインの線幅よりも大きく形成される薄膜トランジスターと、を備え、データラインは、前記ゲートラインと絶縁されて交差する第１のデータライン１６０ａ、１６０ｃと、第１のデータラインと交差し、その一端が第１のデータラインと電気的に接続される第２のデータライン１６０ｂと、を備え、薄膜トランジスターのドレイン電極１７０は、データラインと所定の間隔だけ離して配置されることを特徴とする。 （もっと読む）

【課題】厚さの異なる複数本の配線を同じ層に効率良くかつ容易に設けることができる半導体装置の製造方法を提供する。
【解決手段】第１の幅を有する第１の凹部３、および第１の幅の１／ｘ（ｘは１より大きい正の数）の大きさである第２の幅を有するとともに第１の凹部３と同じ深さを有する第２の凹部４を、基板１上の第１の絶縁膜２に形成する。第１の凹部３および第２の凹部４が形成された第１の絶縁膜２の表面を覆って第２の絶縁膜５をその膜厚が第１の幅の１／２ｘの大きさになるまで設ける。第１の凹部３の側部に第２の絶縁膜５を残しつつ第１の凹部３の底部が露出するまで第１の絶縁膜２の表面上に設けられた第２の絶縁膜５を主にその膜厚方向に沿って異方的に除去する。第１の凹部３および第２の凹部４のそれぞれの内部に導電体６を設ける。 （もっと読む）

【課題】キャパシタの有効領域における容量絶縁膜の端部が加工時のダメージの影響を受けず、且つ従来のプレーナキャパシタよりも微細化を図れるようにする。
【解決手段】半導体装置は、半導体基板１００上の第１の層間絶縁膜１０４及び第２の層間絶縁膜１０７に形成され、これら層間絶縁膜を貫通して半導体基板の第１の拡散層１０３と接続されたキャパシタプラグ１０９Ａと、第２の層間絶縁膜１０７の上に形成されたキャパシタ下部絶縁膜１１０と、該キャパシタ下部絶縁膜１１０の上に順次形成された第１の電極１１４、容量絶縁膜１１５及び第２の電極１１６と、第２の電極１１６の少なくとも側面上に形成され、第２の電極１１６とキャパシタプラグ１０９Ａとを電気的に接続する第１の配線１１７とを有している。第２の電極１１６の平面寸法は、第１の電極１１４の平面寸法よりも大きい。 （もっと読む）

ある実施の形態に係る集積回路（３０）は、基板（３８）と、基板の上に設けられた回路素子（３４）と、電極パッド（７２）と、を含み、回路素子が基板と電極パッドとの間に配置されるように、電極パッドが回路素子の上に配置され、かつ垂直軸に沿って回路素子と一直線上に並べられるという特徴を持つ。 （もっと読む）

【課題】 製品不良の原因となる開口不良を感度よく検出することが可能な、開口不良の評価方法及び半導体装置の製造方法を提供する。
【解決手段】 本発明は、半導体基板１上に設けられた第１の絶縁膜２に形成され、かつ少なくとも１つの接続孔を有する接続孔パターンの開口不良を評価する方法であって、接続孔パターンを半導体基板１に転写する転写工程と、転写工程後に第１の絶縁膜２を除去する除去工程と、転写工程にて接続孔パターンが転写された場合に、開口不良がない正常接続孔３であると判定する一方、接続孔パターンが転写されない場合には、開口不良が生じた不良接続孔４である判定する判定工程とを含む。 （もっと読む）

【課題】１つ又は複数のシリコン含有層及び１つ又は複数の金属含有層を含む積層膜を製造する方法及び基板上に積層膜を形成するための基板処理システムを提供する。
【解決手段】基板処理システムは、１つ又は複数のロードロックチャンバに接続された１つ又は複数の搬送ポット及び２つ以上の異なるタイプの処理チャンバを含む。２つ以上のタイプの処理チャンバは、真空を破ることなく、基板処理システムから基板を取り出して、同一の基板処理システムで１つ又は複数のシリコン含有層及び１つ又は複数の金属含有層を蒸着するために使用され、表面汚染、酸化などを防ぎ、別の洗浄や表面処理ステップを排除することができる。基板処理システムは、その場の基板処理のための高処理能力及びコンパクトな専有面積を提供し、かつ異なるタイプの処理を行うように構成されている。 （もっと読む）

【課題】 配線層の積層構造を変化させることなく、ウィスカの発生を抑制する。
【解決手段】 絶縁膜４上にバリアメタル膜５を形成した後、ＣＶＤを行うことにより、開口部５内の一部が埋め込まれるようにしてバリアメタル膜５上に下層タングステン膜６を低温で成膜し、開口部５内が埋め込まれるようにして下層タングステン膜６上に上層タングステン膜７を高温で成膜する。 （もっと読む）

【課題】本発明は、従来技術の問題点及び短所を考慮してキャッピング膜の不良を改善することによってエッチング選択比が確保されながら漏洩抑制特性が向上してビアホール領域で発生する不良を防止する半導体素子の配線を提供する。本発明はまた、前記のような半導体素子の配線形成方法を提供する。
【解決手段】二重キャッピング膜を有する半導体素子の配線及びその形成方法が提供される。本発明の一実施形態による半導体素子の配線は内部に溝を有する層間絶縁膜、前記溝内部に形成された金属層、前記金属層上部に位置した金属化合物層、前記層間絶縁膜上部に位置した第１障壁層、及び前記金属化合物層及び前記第１障壁層上部に位置した第２障壁層を含む。 （もっと読む）