電気光学表示装置およびその製造方法
【課題】ＴＦＴ構造部の製造工程を簡略化するとともに、ソース・ドレイン電極の材質を限定せずとも、ＴＦＴチャネル部となる半導体層の膜厚を正確に制御することで、表示ムラを防止した電気光学表示装置を提供する。
【解決手段】活性領域層ＡＲ上から、画素電極３０の下方の透明絶縁性基板１の上方にかけて延在するようにドレイン電極２６が配設されている。ソース電極２４およびソース配線２５は、その端面が半導体膜６の何れの端面よりも後退した位置となるように配設され、活性領域層ＡＲ上のドレイン電極２６の端面も、半導体膜６のほぼ平行な関係にある端面よりも後退した位置となるように配設されている。
【解決手段】活性領域層ＡＲ上から、画素電極３０の下方の透明絶縁性基板１の上方にかけて延在するようにドレイン電極２６が配設されている。ソース電極２４およびソース配線２５は、その端面が半導体膜６の何れの端面よりも後退した位置となるように配設され、活性領域層ＡＲ上のドレイン電極２６の端面も、半導体膜６のほぼ平行な関係にある端面よりも後退した位置となるように配設されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電気光学表示装置およびその製造方法に関し、特に、薄膜トランジスタ（ＴＦＴ）をスイッチング素子として備えたアクティブマトリックス型の電気光学表示装置およびその製造方法に関する。
【背景技術】
【０００２】
電気光学素子として液晶や有機ＥＬ（エレクトロルミネッセンス）を用いた電気光学表示装置には、基板上に薄膜トランジスタ等のスイッチング素子をアレイ状に設けて各表示画素に独立した映像信号を印加するアクティブマトリックス型のＴＦＴアレイ基板が広く用いられるようになっている。
【０００３】
このような電気光学表示装置の生産性を向上させるためには、ＴＦＴアレイ基板の製造工程数を削減することが必要であり、例えば特許文献１には、図５４〜図６３を用いて、写真製版工程数を削減する技術が開示されており、ＴＦＴアレイ基板を５回の写真製版工程で製造する方法が開示されている。
【０００４】
例えば、特許文献１の図５８、５９に示すＴＦＴのソース・ドレイン電極とチャネル部の製造工程において、ソース・ドレイン電極となるＴｉ（チタン）等の金属膜を成膜した後に、写真製版工程を用いてレジストをパターニングし、ＨＦ＋Ｈ2Ｏの組成のエッチング液を用いたウエットエッチングを行って、Ｔｉ膜と半導体層のオーミックコンタクト（ｎ+のアモルファスシリコン(ａ−Ｓｉ)）膜をエッチングしてソース・ドレイン電極とチャネル部を形成するプロセスが開示されている。
【０００５】
しかしながら、この場合は、まず第１のエッチング工程として厚さ約３００ｎｍのＴｉ膜を除去した後、連続した第２のエッチング工程として厚さ約２０ｎｍのオーミックコンタクト膜が除去される。
【０００６】
通常、第１のエッチング工程では、Ｔｉ膜が一通り除去された後にエッチング残りを防ぐ目的で、さらにオーバーエッチングが行われる。オーバーエッチングの時間は、エッチング残りの厚さのばらつきを考慮して、エッチングの基板面内分布に基づいてエッチング速度の最も遅い領域がエッチングされた時間を起点として決定される。
【０００７】
この場合、第２のエッチング工程は、Ｔｉ膜が完全に除去された時点から始まるので、Ｔｉ膜のエッチング速度分布によってエッチング時間にバラツキが生じることになる。この第２のエッチング工程の時間のバラツキは、ＴＦＴチャネル部となるａ−Ｓｉ膜の膜厚のバラツキの原因となる。このバラツキはＴＦＴのオンオフ特性のバラツキとなり、表示ムラ等の不良を生じさせる可能性を有している。
【０００８】
また、上記プロセスにおいて、Ｔｉ膜とオーミックコンタクト膜（ｎ+のａ−Ｓｉ膜）を、ウエットエッチングではなく、ガスを用いたドライエッチングにより除去することも考えられる。しかしながら、Ｔｉ膜の一般的なドライエッチングガスであるＣｌ2（塩素）ガスを用いたドライエッチングでは、ｎ+のａ−Ｓｉ膜のエッチング速度はＴｉ膜とほぼ同等であるので、上述したＴＦＴチャネル部となるａ−Ｓｉ膜の膜厚の制御が難しく、バラツキの問題は発生してしまう。
【０００９】
このような問題を解決する方法として、ソース・ドレイン電極を、ａ−Ｓｉ膜とエッチング選択性の取れる金属膜で形成する方法が考えられる。例えば、Ｃｒ（クロム）膜あるいはＭｏ（モリブデン）膜を成膜した後に写真製版工程を用いてレジストをパターニングし、第１のエッチング工程として例えばＣｒ膜の場合は硝酸セリウムアンモニウム＋硝酸系の組成のエッチング液を、Ｍｏ膜の場合は、リン酸＋硝酸＋酢酸系の組成のエッチング液を用いてウエットエッチングを行い、Ｃｒ膜あるいはＭｏ膜をパターニングしてソース・ドレイン電極を形成する。このウエットエッチング工程ではオーミックコンタクト膜（ｎ+のａ−Ｓｉ膜）はエッチングされることはない。
【００１０】
次に、第２のエッチング工程としてＣｌ2ガス、またはＣＦ4（あるいはＳＦ6）＋Ｏ2ガスを用いたドライエッチング法によりオーミックコンタクト膜（ｎ+のａ−Ｓｉ膜）をエッチングしてＴＦＴのチャネル部を露出させる。この場合、チャネル部のａ−Ｓｉ膜の膜厚のバラツキの制御は、第２のエッチング工程のプロセスのみで制御することが可能である。
【００１１】
しかしながら、このような方法では、ソース・ドレイン電極として用いる金属膜の種類や、加工プロセスが著しく制限されてしまうという問題がある。
【００１２】
例えばソース・ドレイン電極を精度良く微細な加工を行いたいときに、ウエットエッチング法よりも加工精度に優れるドライエッチング法を適用しようとすると、例えばＣｒ膜の場合には公知のＣｌ2ガスを、Ｍｏ膜の場合には公知の弗素系ガス（ＣＦ4あるいはＳＦ6）を用いたドライエッチングが一般的なプロセスであるが、この場合はｎ+のａ−Ｓｉ膜のエッチング速度はＣｒ膜やＭｏ膜とほぼ同等であるので、上述のＴｉ膜の場合と同様の問題を生じてしまう。
【００１３】
また、ソース・ドレイン電極を、ａ−Ｓｉ膜とエッチング選択性の取れる金属膜で形成する場合には、金属膜がＣｒ膜、Ｍｏ膜あるいはＡｌ（アルミニウム）膜に限られてしまうので、例えば、電気抵抗や耐熱性や耐食性等の要求に対して、金属膜を最適化したい場合にはその選択幅が非常に狭くなるため、電気光学表示装置として充分な特性が得られないという問題もあった。
【００１４】
一方、特許文献２には、ソース・ドレイン層の半導体層を形成する際のレジストパターンにおいて、予め半導体層のチャネル形成部分上のレジスト膜厚が薄くなるようにしておき、ドライエッチングガスに酸素ガスを混合したドライエッチング法を用いてソース・ドレイン層となる半導体膜（ａ−Ｓｉ膜）をエッチングすると同時に、上記膜厚の薄い部分のレジストをアッシング効果によってエッチングすることによって、時間差を設けてチャネル部となるｎ+のａ−Ｓｉ膜をエッチングする方法が開示されている。
【００１５】
しかしながらこのような方法では、数百ｍｍ×数百ｍｍに及ぶ広い領域の半導体膜をエッチングしながら、同時に数μｍ〜十数μｍという非常に狭い領域のレジストのアッシングと、その下層のｎ+のａ−Ｓｉ膜をエッチングすることになるので、チャネル部となるａ−Ｓｉ膜の膜厚の制御が難しく、バラツキの問題は発生してしまう。
【００１６】
さらに、この後にソース・ドレイン電極を形成するので、ａ−Ｓｉ膜とのエッチング選択性を有する金属膜材料を使用せざるを得ず、ソース・ドレイン電極の材料の選択幅が非常に狭くなるという問題点は依然として残る。
【００１７】
【特許文献１】特開平８−５０３０８号公報
【特許文献２】特開平１０−１６３１７４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
以上説明したように、特許文献１に開示の技術では、ＴＦＴチャネル部となるａ−Ｓｉ膜の膜厚にバラツキが生じ、それがＴＦＴのオンオフ特性のバラツキとなって、表示ムラ等の不良を生じさせる可能性があった。
【００１９】
また、ソース・ドレイン電極を、ａ−Ｓｉ膜とエッチング選択性の取れる金属膜で形成する方法を採る場合には、ソース・ドレイン電極として用いる金属膜の種類や、加工プロセスが著しく制限されてしまうという問題があった。
【００２０】
また、特許文献２に開示の技術では、ソース・ドレイン層の半導体パターンを形成する際のレジストパターンにおいて、予め半導体パターンのチャネル形成部分上のレジスト膜厚が薄くなるようにしておき、ドライエッチングガスに酸素ガスを混合したドライエッチング法を用いてソース・ドレイン層となる半導体膜（ａ−Ｓｉ膜）をエッチングすると同時に、上記膜厚の薄い部分のレジストをアッシング効果によってエッチングすることになるが、数百ｍｍ×数百ｍｍに及ぶ広い領域の半導体膜のエッチングと、数μｍ〜十数μｍという非常に狭い領域のレジストのアッシングと、その下層のｎ+のａ−Ｓｉ膜のエッチングとを同時に行うことになるので、チャネル部となるａ−Ｓｉ膜の膜厚の制御が難しく、膜厚にバラツキが生じるという問題があった。
【００２１】
本発明は上記のような問題点を解消するためになされたもので、アクティブマトリックス型の電気光学表示装置において、ゲート電極、ゲート絶縁膜、チャネル部、ソース・ドレイン層およびソース・ドレイン電極で構成されるＴＦＴ構造部の製造工程を簡略化するとともに、ソース・ドレイン電極の材質を限定せずとも、ＴＦＴチャネル部となる半導体層の膜厚を正確に制御し、そのバラツキを抑えてＴＦＴ特性のバラツキに起因する表示ムラを防止した電気光学表示装置を提供することを目的とする。
【課題を解決するための手段】
【００２２】
本発明に係る請求項１記載の電気光学表示装置によれば、絶縁性基板と、前記絶縁性基板上にアレイ状に配設され、薄膜トランジスタが電気的に接続された画素電極を有する複数の表示画素と、前記薄膜トランジスタを順次的に走査選択するゲート配線と、前記画素電極に電気信号を与えるソース配線とを有し、前記ゲート配線と前記ソース配線とが平面視的に直交してマトリックス状をなすアクティブマトリックス基板を備えた電気光学表示装置であって、前記薄膜トランジスタは、前記ソース配線の下層に配設された半導体膜から分岐した活性領域層と、前記活性領域層上に間隔を開けて選択的に配設されたソース電極およびドレイン電極とを有し、前記活性領域層上において、少なくとも前記ソース電極は、その端面位置が前記活性領域層のいずれの端面位置よりも所定距離以上後退した位置となるように配設され、前記ドレイン電極は、前記活性領域層上から画素表示領域の前記絶縁性基板の上方にかけて延在するように配設され、前記画素表示領域における前記ドレイン電極の下層には前記活性領域層を有していない。
【００２３】
本発明に係る請求項３記載の電気光学表示装置の製造方法によれば、絶縁性基板と、前記絶縁性基板上にアレイ状に配設され、薄膜トランジスタが電気的に接続された画素電極を有する複数の表示画素と、前記薄膜トランジスタを順次的に走査選択するゲート配線と、前記画素電極に電気信号を与えるソース配線とを有し、前記ゲート配線と前記ソース配線とが平面視的に直交してマトリックス状をなすアクティブマトリックス基板を備えた電気光学表示装置の製造方法であって、前記絶縁性基板上に第１の導電性薄膜を成膜した後に第１回目の写真製版を行って前記ゲート配線をパターニングする工程(ａ)と、前記ゲート配線の上方に、半導体膜およびオーミックコンタクト膜を順に成膜した後、第２回目の写真製版を行って、前記半導体膜および前記オーミックコンタクト膜をパターニングして、前記ソース配線の下層膜を形成するとともに、前記半導体膜から分岐した活性領域層を形成する工程(ｂ)と、前記工程(ｂ)の後に、前記絶縁性基板上の全面に渡って第２の導電性薄膜を成膜した後、前記第２の導電性薄膜をパターニングする工程(ｃ)とを備え、前記工程(ｃ)は、第３回目の写真製版を行って前記第２の導電性薄膜上に、前記下層膜上および前記活性領域層上から画素表示領域の前記絶縁性基板の上方にかけて延在するとともに、前記薄膜トランジスタのチャネル部に対応するチャネル対応部が、他の部分よりも薄くなった第１のレジストパターンを形成する工程(ｃ−１)と、前記第１のレジストパターンに覆われない前記第２の導電性薄膜をエッチングにより除去する工程(ｃ−２)と、前記工程(ｃ−２)の後に、前記第１のレジストパターンをアッシングして薄膜化するとともに、前記チャネル対応部を除去して開口部となった第２のレジストパターンを形成する工程(ｃ−３)と、前記第２のレジストパターンの前記開口部を介して、前記チャネル部に対応する前記第２の導電性薄膜および前記オーミックコンタクト膜を順次エッチングにより除去するとともに、前記第２のレジストパターンで覆われない前記第２の導電性薄膜および前記オーミックコンタクト膜を順次エッチングにより除去することで、前記活性領域層上に間隔を開けてソース電極およびドレイン電極をパターニングするとともに、前記ソース配線をパターニングする工程(ｃ−４)とを有している。
【発明の効果】
【００２４】
本発明に係る請求項１記載の電気光学表示装置によれば、前記活性領域層上において、少なくとも前記ソース電極は、その端面位置が前記活性領域層のいずれの端面位置よりも所定距離以上後退した位置となるように配設されるので、ソース電極およびドレイン電極のパターニング時に、これらを構成する物質が活性領域層の端面に導電性物質として再付着した場合でも、これら導電性物質によってソース電極とドレイン電極とが電気的に導通することを防止できる。また、画素表示領域におけるドレイン電極の下層には活性領域層を有していないので、画素表示領域にバックライト光が照射される透過型液晶表示装置に本発明を適用する場合には、活性領域層に光が照射されることがないので、光励起による電流の発生を抑えることができるので、薄膜トランジスタのオフ特性を劣化を防止することが可能となる。
【００２５】
本発明に係る請求項３記載の電気光学表示装置の製造方法によれば、第２の導電性薄膜をパターニングする工程(ｃ)において、第３回目の写真製版によって第１のレジストパターンを形成し、まず、第１のレジストパターンに覆われない第２の導電性薄膜の不要部分をエッチングで除去し、その後、第１のレジストパターンをアッシングして第２のレジストパターンを形成し、第２のレジストパターンの開口部を介して、チャネル部に対応する第２の導電性薄膜およびオーミックコンタクト膜を順次エッチングにより除去するとともに、第２のレジストパターンで覆われない第２の導電性薄膜およびオーミックコンタクト膜を順次エッチングにより除去することで、活性領域層上にソース電極およびドレイン電極をパターニングするとともに、ソース配線をパターニングするので、薄膜トランジスタを３回の写真製版工程で形成可能であり、製造工程を簡略化できる。また、第１のレジストパターンをアッシングして薄膜化するとともに、チャネル対応部を除去して開口部となった第２のレジストパターンを形成するので、第２のレジストパターンは、第１のレジストパターンよりも平面方向の大きさも小さくなり、当該第２のレジストパターンを用いたエッチングにより、少なくともソース電極は、その端面位置が活性領域層のいずれの端面位置よりも所定距離以上後退した位置となるように配設することができるので、第２の導電性薄膜およびオーミックコンタクト膜のドライエッチング時に、これらを構成する物質がエッチング面に導電性物質として再付着した場合でも、これら導電性物質によってソース電極とドレイン電極とが電気的に導通することを防止できる。また、第２のレジストパターンの開口部を介して、チャネル部に対応する第２の導電性薄膜およびオーミックコンタクト膜を順次エッチングにより除去するので、第２の導電性薄膜を、半導体膜およびオーミックコンタクト膜とエッチング選択性の取れない金属膜で形成する場合、あるいはエッチング選択性のないエッチングプロセスを使用する場合でも、第２の導電性薄膜およびオーミックコンタクト膜を制御性良く除去することができ、薄膜トランジスタのチャネル部を構成する半導体膜の膜厚を正確に制御し、かつそのバラツキを抑えることができるので、薄膜トランジスタ特性のバラツキに起因する表示装置の表示ムラを防止することができる。
【発明を実施するための最良の形態】
【００２６】
＜Ａ．実施の形態１＞
＜Ａ−１．装置構成＞
本発明に係る実施の形態１の電気光学表示装置として、ＴＦＴをスイッチング素子として用いた透過型液晶表示装置のＴＦＴアクティブマトリックス基板１００の平面構成を図１に、また、図１におけるＡ−Ｏ−Ａ’線での断面構成を図２に示す。
【００２７】
図１は、ＴＦＴアクティブマトリックス基板１００上の画素の１つを示す平面図であり、ＴＦＴアクティブマトリックス基板１００上には、このような画素がマトリックス状に複数配設されている。
【００２８】
図１に示すように、ガラス基板などの透明絶縁性基板１上に、その一部がゲート電極２を構成するゲート配線４が配設されている。ゲート配線４は、透明絶縁性基板１上において一方向に直線的に延在するように配設されており、ここではその方向をＸ方向と呼称し、平面内においてＸ方向に直交する方向をＹ方向を呼称する。
【００２９】
また、ゲート配線４と間隔を開けてゲート配線４に平行するように延在する補助容量電極３が配設され、ゲート配線４と補助容量電極３とによって画素電極３０のＹ方向の大きさが規定される。
【００３０】
補助容量電極３は、蓄積容量電極とも呼称され、各画素ごとに接続されるＴＦＴがオフになった後もＴＦＴから与えられた駆動電圧を保持するキャパシタを構成する電極であり、ゲート電極２とは独立した構成を採っている。なお、補助容量電極３は、容量を増やすために、画素電極３０のＹ方向に沿った２つの端縁部の下方において、Ｙ方向に延在する補助容量電極３１を含んでいる。
【００３１】
また、ゲート配線４および補助容量電極３の上方において、両者に直交するように直線状の半導体積層膜ＳＬが設けられている。半導体積層膜ＳＬは、半導体膜６の上にオーミックコンタクト膜７が積層されており、半導体積層膜ＳＬは、Ｙ方向に延在するように間隔を開けて複数配設され、隣り合う半導体積層膜ＳＬによって画素電極３０のＸ方向の大きさが規定される。なお、半導体積層膜ＳＬは補助容量電極３１の上方には重ならないように配設されている。
【００３２】
半導体積層膜ＳＬは、ゲート配線４との交差部において分岐し、ゲート配線４に沿って延在する部分を有するように設けられており、そのうちの半導体膜６の部分がＴＦＴの活性領域層ＡＲを構成する。
【００３３】
また、半導体積層膜ＳＬの上部には半導体積層膜ＳＬに沿って直線状のソース配線２５が設けられている。ソース配線２５は、半導体積層膜ＳＬと同様にゲート配線４との交差部において分岐し、ゲート配線４に沿って延在する部分を有しており、当該部分がＴＦＴのソース電極２４を構成する。なお、ソース電極２４の下層にはオーミックコンタクト膜７が存在している。
【００３４】
また、活性領域層ＡＲ上から、画素電極３０の下方の透明絶縁性基板１の上方にかけて延在するようにドレイン電極２６が配設されている。ドレイン電極２６は、画素電極３０のＸ方向に沿った端縁部の下方において、Ｘ方向に延在する部分も有している。
【００３５】
ソース電極２４およびソース配線２５は、その端面が半導体膜６の何れの端面よりも後退した位置となるように配設され、活性領域層ＡＲ上のドレイン電極２６の端面も、半導体膜６のほぼ平行な関係にある端面よりも後退した位置となるように配設されている。なお、上記においてほぼ平行としたのは、ドレイン電極２６の端面が、必ずしも半導体膜６の端面と平行になるようにパターニングされるとは限らず、ドレイン電極２６の端面が半導体膜６の端面に対して傾斜するように形成される場合もあることを想定してのことである。なお、ソース電極２４およびソース配線２５の端面においても同様の現象が起きることがある。
【００３６】
なお、活性領域層ＡＲ上において、ソース電極２４とドレイン電極２６とは間隔を開けて設けられており、両者の間の半導体膜６がＴＦＴチャネル部２７となる。また、ドレイン電極２６のＴＦＴチャネル部２７と平行する位置には、画素電極３０に達する画素ドレインコンタクトホール２９が設けられている。
【００３７】
次に、ＴＦＴアクティブマトリックス基板１００の断面構成を図２を用いて説明する。
図２に示すように、透明絶縁性基板１上にゲート電極２（ゲート配線４）および補助容量電極３が配設され、ゲート電極２（ゲート配線４）上および補助容量電極３上を含めて、透明絶縁性基板１上全体を覆うように第１の絶縁膜５が配設されている。なお、第１の絶縁膜５はゲート電極２の直上の部分においてはゲート絶縁膜として機能する。
【００３８】
第１の絶縁膜５上には半導体膜６が配設され、半導体膜６上にはオーミックコンタクト膜７が配設されている。なお、半導体膜６においてＴＦＴチャネル部２７となる部分には、オーミックコンタクト膜７は配設されていない。
【００３９】
また、オーミックコンタクト膜７の上部にはソース配線２５が配設されるが、活性領域層ＡＲにおけるオーミックコンタクト膜７の上部は、ＴＦＴチャネル部２７を間に挟んで、ソース電極２４が配設される部分と、ドレイン電極２６が配設される部分とに分かれている。
【００４０】
なお、ドレイン電極２６は、オーミックコンタクト膜７の上部から半導体膜６の側面および第１の絶縁膜５の上部にかけて延在している。
【００４１】
そして、ソース配線２５、ソース電極２４およびドレイン電極２６上を含めて、透明絶縁性基板１上全体を覆うように第２の絶縁膜２８が配設され、第２の絶縁膜２８上には画素電極３０が配設されている。
【００４２】
画素電極３０は、第２の絶縁膜２８を貫通してドレイン電極２６上に達する画素ドレインコンタクトホール２９内にも埋め込まれ、画素電極３０とドレイン電極２６とが電気的に接続されている。
【００４３】
図３は、マトリックス状に配設された複数の画素を表す平面図であり、Ｙ方向において隣り合う画素のゲート配線４と補助容量電極３とは重なり合わないように間隔を開けて配設されている。
【００４４】
＜Ａ−２．製造方法＞
次に、製造工程を順に示す断面図である図４〜図１４を用いて、ＴＦＴアクティブマトリックス基板１００の製造方法について説明する。なお、図４〜図１４に示す断面は、図１におけるＡ−Ｏ−Ａ’線での断面に対応する。また、図１５〜図１９には、各工程における平面図を示している。
【００４５】
まず、図４に示す工程において、ガラス基板などの透明絶縁性基板１上に第１の金属薄膜（図示せず）を成膜した後に、第１回目の写真製版工程を経て、少なくともゲート電極２、補助容量電極３、およびゲート配線４をパターニングする。
【００４６】
ここで、第１の金属薄膜としては電気的比抵抗値の低いＡｌ（アルミニウム）やＭｏ（モリブデン）あるいはこれらを主成分とする合金を用いることが好ましい。
【００４７】
第１の金属薄膜としてＭｏを用いる場合の好適な製造方法としては、アルゴン（Ａｒ）ガスを用いた公知のスパッタリング法により、Ｍｏ膜を２００ｎｍの厚さで成膜する。
【００４８】
この場合のスパッタリング条件は、ＤＣマグネトロンスパッタリング方式を使用し、成膜パワー密度３Ｗ／ｃｍ2、Ａｒガス流量４０ｓｃｃｍとする。
【００４９】
なお、上述した第１回目の写真製版工程では、フォトレジストパターンを形成し、六弗化硫黄（ＳＦ6）ガス＋酸素（Ｏ2）ガスの混合ガスを用いた公知のドライエッチング法によりＭｏ膜をエッチングする。このときのＭｏ膜のエッチング速度は約２００ｎｍ／分とする。
【００５０】
その後、フォトレジストパターンを除去してゲート電極２、補助容量電極３、およびゲート配線４を得る。
【００５１】
図１５には、透明絶縁性基板１上に形成されたゲート電極２、補助容量電極３およびゲート配線４の平面図を示す。
【００５２】
次に、図５に示す工程において、透明絶縁性基板１上全体を覆うように第１の絶縁膜５を形成して、ゲート電極２（ゲート配線４）および補助容量電極３を覆った後、第１の絶縁膜５上に半導体膜６を成膜し、さらにその上にオーミックコンタクト膜７を成膜する。
【００５３】
その後、第２回目の写真製版工程を経て、半導体膜６およびオーミックコンタクト膜７をパターニングする。このとき、直線状の半導体積層膜ＳＬとともに、ＴＦＴが形成される活性領域層ＡＲも規定される。
【００５４】
また、半導体膜６およびオーミックコンタクト膜７のパターニングに際しては、後に画素電極３０（図２）が形成される画素表示領域には半導体膜６およびオーミックコンタクト膜７が延在しないようにパターニングを行う。
【００５５】
半導体膜６およびオーミックコンタクト膜７の好適な製造方法としては化学的気相成長（ＣＶＤ）法を使用し、窒化シリコン膜（ＳｉＮｘ：ｘは正数）を約４００ｎｍの厚さに形成して第１の絶縁膜５とし、アモルファスシリコン（ａ−Ｓｉ）膜を約１５０ｎｍの厚さに形成して半導体膜６とし、リン（Ｐ）を不純物として添加したｎ+のアモルファスシリコン（ｎ+のａ−Ｓｉ）膜を約５０ｎｍの厚さに形成してオーミックコンタクト膜７とする。
【００５６】
なお、上述した第２回目の写真製版工程では、フォトレジストパターンを形成し、六弗化硫黄（ＳＦ6）ガス＋塩素（ＨＣｌ）ガス＋ヘリウム（Ｈｅ）の混合ガスを用いた公知のドライエッチング法により、半導体膜６（ａ−Ｓｉ膜）およびオーミックコンタクト膜７（ｎ+のａ−Ｓｉ膜）をエッチングする。このときのエッチングレートは約３００ｎｍ／分とする。
【００５７】
その後、フォトレジストパターンを除去して、直線状の半導体積層膜ＳＬを得るとともに、活性領域層ＡＲを得る。図１６には、ゲート電極２、ゲート配線４および補助容量電極３上に一部重なるように半導体積層膜ＳＬおよび活性領域層ＡＲが形成された平面図を示す。
【００５８】
半導体膜６は、基本的には活性領域層ＡＲを構成するために設けるものであるが、後に形成されるソース配線の形成領域に合わせて直線状の半導体積層膜ＳＬの構成要素としても使用することで、ソース配線の冗長配線として利用することができ、ソース配線が断線したような場合でも電気信号の途絶を防止することが可能である。
【００５９】
次に、図６に示す工程において、透明絶縁性基板１上全体を覆うように第２の金属薄膜８を成膜する。
【００６０】
ここで、第２の金属薄膜８としてＭｏを用いる場合の好適な製造方法としては、Ａｒガスを用いた公知のスパッタリング法により、Ｍｏ膜を２００ｎｍの厚さで成膜する。
【００６１】
この場合のスパッタリング条件は、ＤＣマグネトロンスパッタリング方式を使用し、成膜パワー密度３Ｗ／ｃｍ2、Ａｒガス流量４０ｓｃｃｍとする。
【００６２】
次に、図７〜図９に示す工程において、第２の金属薄膜８上全体を覆うようにフォトレジスト９を形成し、第３回目の写真製版工程を経て、フォトレジスト９のパターニングを行う。
【００６３】
まず、図７に示す工程において、ノボラック樹脂系のポジ型フォトレジスト９をスピンコータにより約１．６μｍの厚さで塗布し、１２０℃で約９０秒のプリベークを行った後に、フォトマスクＲ１０を用いて第１の露光を行う。
【００６４】
フォトマスクＲ１０は、露光光１３を完全に透過する透過領域１２と露光光１３を完全に遮光する遮光領域１１とを有するような構成とし、第１の露光によって、まずフォトレジスト９には完全に露光される露光領域１５と、全く露光されない非露光領域１４とを形成する。
【００６５】
次に、図８に示す工程において、フォトマスクＲ１６を用いて第２の露光を行う。フォトマスクＲ１６は、ＴＦＴのチャネル部に対応する領域のみが露光光を透過する透過領域１７となっており、これ以外の領域では露光光を全く透過しない遮光領域１６となっている。
【００６６】
そして、第２の露光においては、フォトレジスト９を完全に露光するのではなく、露光した部分が、現像後に薄い膜厚で残存するように、第１の露光の約２０〜４０％の強度の露光光１８で露光を行う、いわゆるハーフ露光であり、フォトレジスト９にはハーフ露光領域１９が形成される。
【００６７】
以上のようにフォトレジスト９に対して二段階露光を行った後、有機アルカリ系の現像液で現像を行い、１２０℃で約１８０秒のポストベークを行うことで、図９に示すようにＴＦＴのチャネル部に対応する第１の厚さ部分２０（チャネル対応部）と、この第１の厚さ部分２０よりも厚い第２の厚さ部分２１と、第２の厚さ部分２１よりも厚い第３の厚さ部分２２の少なくとも３種類以上の異なる膜厚を有するフォトレジストパターンＲＰ１が形成される。
【００６８】
なお、各部分での厚さの一例は、第１の厚さ部分２０の膜厚が約０．４μｍ、第２の厚さ部分２１の膜厚が約１．４μｍ、第３の厚さ部分２２の膜厚が約１．６μｍ（または１．６μｍ以上）である。
【００６９】
なお、第２の厚さ部分２１は、半導体積層膜ＳＬ上および活性領域層ＡＲ上に形成され、第３の厚さ部分２２は、後に画素電極３０（図２）が形成される領域上に形成される。
【００７０】
次に、図１０に示す工程において、フォトレジストパターンＲＰ１をマスクとして、第２の金属薄膜８のエッチングを行う。ここでは、ＳＦ6ガス＋Ｏ2ガスの混合ガスを用いた公知のドライエッチング法を用いてエッチングを行った。
【００７１】
図１７には、半導体積層膜ＳＬ上および活性領域層ＡＲ上から後に画素電極３０（図２）が形成される領域上にかけて第２の金属薄膜８が形成された平面図を示す。なお、図１７ではフォトレジストパターンＲＰ１については記載を省略しているが、第２の金属薄膜８の上部にフォトレジストパターンＲＰ１が存在することは言うまでもない。
【００７２】
次に、図１１に示す工程において、酸素プラズマを用いた公知のレジストアッシングにより、フォトレジストパターンＲＰ１の第１の厚さ部分２０を除去し、第２の厚さ部分２１および第３の厚さ部分２２については残存させるようにフォトレジストパターンＲＰ１を全体的に薄くすることで、ＴＦＴのチャネル部２７（図２）に対応する部分が開口部２３となったフォトレジストパターンＲＰ２を形成する。
【００７３】
このとき、全体の薄膜化に伴って図１１に示すようにフォトレジストパターンＲＰ２の平面方向の大きさ（外形）がフォトレジストパターンＲＰ１よりも一回り小さくなるようにレジストアッシングの条件を設定する。
【００７４】
次に、図１２に示す工程において、フォトレジストパターンＲＰ２の開口部２３を介して、第２の金属薄膜８、オーミックコンタクト膜７を順次エッチングにより除去する。
【００７５】
ここで、これらの膜の好適なエッチング方法としては、ＳＦ6ガス＋Ｏ2ガスの混合ガスを用いた公知のドライエッチング法を使用し、エッチングレートは何れの膜においても２００〜３００ｎｍ／分とする。このように、第２の金属薄膜８およびオーミックコンタクト膜７の何れも、同じエッチングレートで除去することで、これらの膜をほぼ一様に一括してエッチングすることができる。
【００７６】
なお、エッチングによりパターニングされた第２の金属薄膜８は、半導体積層膜ＳＬ上ではソース配線２５となり、活性領域層ＡＲ上ではソース電極２４およびドレイン電極２６となる。なお、ドレイン電極２６は活性領域層ＡＲ上から後に画素電極３０（図２）が形成される領域上にかけて延在するようにパターニングされる。
【００７７】
その後、フォトレジストパターンＲＰ２を除去することで、図１３に示されるように、半導体積層膜ＳＬ上にはソース配線２５が配設され、活性領域層ＡＲ上にはソース電極２４およびドレイン電極２６が配設されることになる。ソース電極２４とドレイン電極２６との間には半導体膜６が露出した領域となり、当該領域がＴＦＴのチャネル部２７となる。
【００７８】
なお、フォトレジストパターンＲＰ２は、フォトレジストパターンＲＰ１に比べて外形が一回り小さくなっているので、ソース電極２４、ソース配線２５およびドレイン電極２６を形成する第２の金属薄膜８とオーミックコンタクト膜７の外形は、下層の半導体膜６の外形よりも小さくなり、上方から見ると、ソース配線２５およびソース電極２４の端面が半導体膜６の何れの端面よりも後退した位置となるように配設され、活性領域層ＡＲ上のドレイン電極２６の端面も、半導体膜６のほぼ平行な関係にある端面よりも後退した位置となるように配設されている。なお、上記においてほぼ平行としたのは、ドレイン電極２６の端面が、必ずしも半導体膜６の端面と平行になるようにパターニングされるとは限らず、ドレイン電極２６の端面が半導体膜６の端面に対して傾斜するように形成される場合もあることを想定してのことである。なお、ソース電極２４およびソース配線２５の端面においても同様の現象が起きることがある。
【００７９】
図１８には、ソース配線２５、ソース電極２４およびドレイン電極２６の平面図を示す。図１８に示すように、ソース電極２４はソース配線２５から分岐して活性領域層ＡＲ上に延在する直線状の形状を有し、ドレイン電極２６は、ゲート配線４に沿って延在する直線状の部分を有している。
【００８０】
なお上記においては、第２の金属薄膜８としてＭｏ膜を用い、弗素系ガス（ＳＦ6＋Ｏ2混合ガス）を用いたドライエッチング法でエッチングするプロセスを説明したが、金属薄膜材料やエッチングプロセスはこれらに限定されるものではなく、例えば第２の金属薄膜８としてＴｉを用い、フッ酸＋硝酸系のエッチング液を用いてエッチングする方法を採っても良い。
【００８１】
次に、図１４に示す工程において、透明絶縁性基板１上全体を覆うように第２の絶縁膜２８を形成した後、４回目の写真製版工程で、後に画素電極３０（図２）が形成される領域において、少なくともドレイン電極２６の表面に達する画素ドレインコンタクトホール２９を形成する。
【００８２】
より具体的には、化学的気相成長（ＣＶＤ）法を使用し、窒化シリコン膜（ＳｉＮｘ：ｘは正数）を約３００ｎｍの厚さに形成して第２の絶縁膜２８とした後に、上記第４回目の写真製版工程において、画素ドレインコンタクトホール２９が形成される部分が開口部となったフォトレジストパターンを形成し、弗素系ガスを用いた公知のドライエッチング法で第２の絶縁膜２８のエッチングを行って、ドレイン電極２６の表面に達する画素ドレインコンタクトホール２９を形成する。
【００８３】
図１９には、ドレイン電極２６上に画素ドレインコンタクトホール２９が形成された状態を平面図で示しているが、第２の絶縁膜２８については便宜的に記載を省略している。
【００８４】
最後に、透明絶縁性基板１上全体を覆うように透明導電性薄膜を成膜した後、第５回目の写真製版工程で、画素ドレインコンタクトホール２９を介して下層のドレイン電極２６と電気的に接続される画素電極３０を形成することで、図２に示されるような断面構成を有するＴＦＴアクティブマトリックス基板１００を得ることができる。
【００８５】
より具体的には、Ａｒガスを用いた公知のスパッタリング法により、酸化インジウム（Ｉｎ2Ｏ3）と酸化スズ（ＳｎＯ2）とを混合したＩＴＯ膜を１００ｎｍの厚さに成膜した後に、上記第５回目の写真製版工程において、画素電極３０が形成される部分がフォトレジストで覆われたフォトレジストパターンを形成し、塩酸＋硝酸を含む溶液を用いた公知のウエットエッチングにより、露出したＩＴＯ膜を除去することで、画素電極３０を形成する。
【００８６】
＜Ａ−３．特徴的作用効果＞
以上説明した本発明に係る実施の形態１のＴＦＴアクティブマトリックス基板１００においては、ソース配線２５、ソース電極２４およびドレイン電極２６の形成に際しては、まず、不要な部分の第２の金属薄膜８をフォトレジストパターンＲＰ１を用いて除去した後に、フォトレジストパターンＲＰ１をアッシングして薄膜化したフォトレジストパターンＲＰ２を使用してソース配線２５、ソース電極２４およびドレイン電極２６をパターニングするとともにＴＦＴチャネル部をパターニングするので、ゲート電極２、ゲート絶縁膜５、活性領域層ＡＲ、ソース電極２４およびドレイン電極２６で構成されるＴＦＴ構造部を３回の写真製版工程で形成可能であり、製造工程を簡略化できる。
【００８７】
また、フォトレジストパターンＲＰ１を用いて、比較的広い面積に渡る第２の金属薄膜８の不要な部分を除去し、フォトレジストパターンＲＰ２の開口部２３を介して第２の金属薄膜８およびオーミックコンタクト膜７を順次エッチングにより除去してＴＦＴチャネル部２７を形成する。
【００８８】
このため、第２の金属薄膜８を、ａ−Ｓｉ膜である半導体膜６およびｎ+のａ−Ｓｉ膜であるオーミックコンタクト膜７とエッチング選択性の取れない金属膜で形成する場合、あるいはエッチング選択性のないエッチングプロセスを使用する場合でも、第２の金属薄膜８およびオーミックコンタクト膜７を制御性良く除去することができ、ＴＦＴチャネル部２７を構成する半導体膜６の膜厚を正確に制御し、かつそのバラツキを抑えることができるので、ＴＦＴ特性のバラツキに起因する液晶表示装置の表示ムラを防止することができる。なお、これは半導体膜６およびオーミックコンタクト膜７にアモルファスのＳｉ膜を用いる場合に限定されず、多結晶シリコンを用いる場合でも同様の効果を得ることができる。
【００８９】
なお、フォトレジストパターンＲＰ１の形成に際しては、ハーフ露光を行うことで、レジスト材を完全に除去しない領域を形成することができ、当該領域をＴＦＴのチャネル部に対応する領域とすることで、アッシングにより当該部分を除去し、他の部分については薄膜化させるに止めて、フォトレジストパターンＲＰ２の平面方向の大きさ（外形）をフォトレジストパターンＲＰ１よりも一回り小さくすることができる。
【００９０】
また、フォトレジストパターンＲＰ２を用いたエッチングにより、ソース電極２４、ソース配線２５およびドレイン電極２６を形成する第２の金属薄膜８およびオーミックコンタクト膜７の外形を、半導体膜パターン６の外形よりも小さくすることで、上方から見た場合にソース配線２５およびソース電極２４の端面が半導体膜６の何れの端面よりも後退した位置となるように配設され、活性領域層ＡＲ上のドレイン電極２６の端面も、半導体膜６のほぼ平行な関係にある端面よりも後退した位置となるように配設することができるので、第２の金属薄膜８およびオーミックコンタクト膜７のドライエッチング時に、これらを構成する物質がエッチング面に導電性物質として再付着した場合でも、導電性物質によってソース電極２４とドレイン電極２６とが電気的に導通することを防止できる。なお、上記においてほぼ平行としたのは、ドレイン電極２６の端面が、必ずしも半導体膜６の端面と平行になるようにパターニングされるとは限らず、ドレイン電極２６の端面が半導体膜６の端面に対して傾斜するように形成される場合もあることを想定してのことである。なお、ソース電極２４およびソース配線２５の端面においても同様の現象が起きることがある。
【００９１】
この効果について図２０および図２１を用いてさらに説明する。
図２０および図２１は。活性領域層ＡＲを含むＴＦＴ構造部の構成を示す斜視図であり、図２０においては導電性再付着物が形成されていない状態を示し、図２１においては導電性再付着物ＣＲが形成された状態を示している。
【００９２】
図２１に示すように、第２の金属薄膜８およびオーミックコンタクト膜７のドライエッチング時に生成される導電性再付着物ＣＲは、主として半導体膜６の端縁部に堆積され、半導体膜６の主面上での堆積領域は、半導体膜６の端面からの長さで０．２μｍ程度の幅を有し、半導体膜６端縁部に沿って堆積している。なお、上述した０．２μｍは平均値であり、実際には０．１μｍ程度から最大で０．３μｍ程度である。
【００９３】
なお、半導体膜６の厚さは約１５０ｎｍ（０．１５μｍ）であり、半導体膜６の端面はほぼ全面的に導電性再付着物ＣＲで覆われている。
【００９４】
半導体膜６の端縁部にこのような導電性再付着物ＣＲが堆積した場合、ソース電極２４、ドレイン電極２６およびそれらの下層のオーミックコンタクト膜７が、半導体膜６の端面近傍位置まで延在していると、導電性再付着物ＣＲが電流リークパスとなってソース電極２４とドレイン電極２６とが電気的に導通し、ＴＦＴのオフ時のリーク電流が大きくなるという可能性がある。
【００９５】
しかし、本発明に係る実施の形態１のＴＦＴアクティブマトリックス基板１００においては、フォトレジストパターンＲＰ２の端面位置が平面方向で、フォトレジストパターンＲＰ１の対応する端面より０．３μｍ以上後退するように上記アッシング条件を設定し、当該フォトレジストパターンＲＰ２を用いて、第２の金属薄膜８およびオーミックコンタクト膜７をパターニングするので、ソース電極２４、ソース配線２５、ドレイン電極２６およびそれらの下層のオーミックコンタクト膜７の外形は、半導体膜６の外形よりも小さくできる。
【００９６】
そのため、図２１に示すように半導体膜６の端縁部に導電性再付着物ＣＲが堆積された場合でも、ソース電極２４、ドレイン電極２６およびそれらの下層のオーミックコンタクト膜７が、導電性再付着物ＣＲに接触することが防止され、導電性再付着物ＣＲが電流リークパスとなってソース電極２４とドレイン電極２６とが電気的に導通することを防止できる。
【００９７】
なお、先に説明したように、フォトレジストパターンＲＰ１の第１の厚さ部分２０の膜厚を約０．４μｍとしたが、これはハーフ露光による制御性を考慮した値であると同時に、上述したフォトレジストパターンＲＰ２の端面の後退距離を考慮した値である。
【００９８】
すなわち、第１の厚さ部分２０は酸素プラズマを用いたアッシングにより完全に除去されるが、このアッシングに際して、ほぼ等方的に、かつ、どの場所でもほぼ同じアッシング速度となるように条件を設定することで、フォトレジストパターンＲＰ２の端面においても約０．４μｍアッシングされ、その結果、フォトレジストパターンＲＰ２の端面がフォトレジストパターンＲＰ１よりも約０．４μｍ後退することになる。この値は、導電性再付着物ＣＲの最大幅０．３μｍよりも大きいので、導電性再付着物ＣＲによる電流リークパスの形成を確実に防ぐことができる。
【００９９】
このように、等方的なアッシングを行うことで、第１の厚さ部分２０の厚さによって、フォトレジストパターンＲＰ２の端面の後退距離を設定できるという利点がある。
【０１００】
また、本発明に係る実施の形態１のＴＦＴアクティブマトリックス基板１００においては、図５を用いて説明したように、画素電極３０が形成される画素表示領域には半導体膜６およびオーミックコンタクト膜７が延在しないようにパターニングしたので、画素表示領域にまで延在するドレイン電極２６の下部には半導体膜６およびオーミックコンタクト膜７が存在していない。このため、画素表示領域にバックライト光が照射される透過型液晶表示装置においてＴＦＴアクティブマトリックス基板１００を使用する場合、ａ−Ｓｉ膜である半導体膜６に光が照射されることがないので、光励起による電流の発生を抑えることができるので、ＴＦＴのオフ特性を劣化を防止することが可能となる。
【０１０１】
＜Ａ−４．変形例＞
実施の形態１においては、図７および図８を用いて説明したように、二段階露光によりフォトレジストパターンＲＰ１を形成する例を示したが、これに限定されるものではなく、１回の露光でフォトレジストパターンＲＰ１を形成することもできる。
【０１０２】
すなわち、図２２に示すように、ハーフ露光領域１９に対応する部分が、露光光の透過量が約２０〜４０％となる半透過領域３４となり、さらに露光光を完全に透過する透過領域３３と、露光光を完全に遮光する遮光領域３２とを有するフォトマスクＲ３１を用いて、ノボラック樹脂系のポジ型フォトレジスト９を露光する方法を採ることもできる。
【０１０３】
半透過領域３４を有するフォトマスクＲ３１は、露光に用いる波長領域（通常３５０ｎｍ〜４５０ｎｍ）の光１３の透過量を約２０〜４０％程度に減じるフィルター膜を半透過領域３４に対応する位置に形成するか、または、半透過領域３４をスリット開口形状のパターンとすることで光回折現象を利用して形成することができる。このような半透過領域３４を有するフォトマスクＲ３１を用いた場合は、１回の露光で、図９に示すような第１〜第３の厚さ部分２０、２１、２２を有するフォトレジストパターンＲＰ１を一括形成できるので、写真製版工程を簡略化することが可能となる。
【０１０４】
＜Ｂ．実施の形態２＞
＜Ｂ−１．装置構成＞
本発明に係る実施の形態２の電気光学表示装置として、ＴＦＴをスイッチング素子として用いた有機エレクトロルミネッセンス（ＥＬ）素子を備える自発光型の有機ＥＬ表示装置のＴＦＴアクティブマトリックス基板２００の平面構成を図２３に、また、図２３におけるＢ−Ｏ−Ｂ’線での断面構成を図２４に示す。
【０１０５】
図２３は、ＴＦＴアクティブマトリックス基板２００上の画素の１つを示す平面図であり、ＴＦＴアクティブマトリックス基板２００上には、このような画素がマトリックス状に複数配設されている。なお、図２３および図２４において、図１および図２に示したＴＦＴアクティブマトリックス基板１００と同様の構成については同一の符号を付し、重複する説明は省略する。
【０１０６】
図２３に示すように、ガラス基板などの透明絶縁性基板１上に、その一部がゲート電極２を構成するゲート配線４が配設されている。ゲート配線４は、透明絶縁性基板１上において一方向に直線的に延在するように配設されており、ここではその方向をＸ方向と呼称し、平面内においてＸ方向に直交する方向をＹ方向を呼称する。
【０１０７】
また、ゲート配線４の上方において、両者に直交するように直線状の半導体積層膜ＳＬが設けられている。半導体積層膜ＳＬは、半導体膜６の上にオーミックコンタクト膜７が積層されており、半導体積層膜ＳＬは、Ｙ方向に延在するように間隔を開けて複数配設され、隣り合う半導体積層膜ＳＬによって画素領域４０のＸ方向の大きさが規定される。
【０１０８】
半導体積層膜ＳＬはＹ方向に延在するだけでなく、ゲート配線４との交差部において分岐し、ゲート配線４に沿って延在する部分を有するように設けられており、そのうちの半導体膜６の部分がＴＦＴの活性領域層ＡＲを構成する。
【０１０９】
また、半導体積層膜ＳＬの上部には半導体積層膜ＳＬに沿って直線状のソース配線２５が設けられている。ソース配線２５は、半導体積層膜ＳＬと同様にゲート配線４との交差部において分岐し、ゲート配線４に沿って延在する部分を有しており、当該部分がＴＦＴのソース電極２４を構成する。なお、ソース電極２４の下層にはオーミックコンタクト膜７が存在している。
【０１１０】
また、活性領域層ＡＲ上から、陽極電極３８（画素電極）の下方の透明絶縁性基板１の上方にかけて延在するようにドレイン電極２６Ａが配設されている。
【０１１１】
ソース電極２４およびソース配線２５は、その端面が半導体膜６の何れの端面よりも後退した位置となるように配設され、活性領域層ＡＲ上のドレイン電極２６Ａの端面も、半導体膜６のほぼ平行な関係にある端面よりも後退した位置となるように配設されている。なお、上記においてほぼ平行としたのは、ドレイン電極２６Ａの端面が、必ずしも半導体膜６の端面と平行になるようにパターニングされるとは限らず、ドレイン電極２６Ａの端面が半導体膜６の端面に対して傾斜するように形成される場合もあることを想定してのことである。なお、ソース電極２４およびソース配線２５の端面においても同様の現象が起きることがある。
【０１１２】
なお、活性領域層ＡＲ上において、ソース電極２４とドレイン電極２６Ａとは間隔を開けて設けられており、両者の間の半導体膜６がＴＦＴチャネル部２７となる。また、ドレイン電極２６のＴＦＴチャネル部２７と平行する位置には、陽極電極３８に達する陽極ドレインコンタクトホール２９Ａが設けられている。
【０１１３】
また、画素領域４０を取り囲むように額縁４１が設けられ、額縁４１の端縁部より一回り広い領域を有するように電界発光層４２が設けられ、電界発光層４２の下部には電界発光層４２よりも一回り広い領域を有する陽極電極３８が設けられている。なお、画素がマトリックス状に複数配設された表示領域上には陰極電極が全面的に設けられ、また、Ａｒのような不活性ガスまたは窒素ガス等を封じ込める封止材が設けられているが、それについては図示は省略している。
【０１１４】
次に、ＴＦＴアクティブマトリックス基板２００の断面構成を図２４を用いて説明する。
図２４に示すように、透明絶縁性基板１上にゲート電極２（ゲート配線４）が配設され、ゲート電極２（ゲート配線４）上を含めて、透明絶縁性基板１上全体を覆うように第１の絶縁膜５が配設されている。なお、第１の絶縁膜５はゲート電極２の直上の部分においてはゲート絶縁膜として機能する。
【０１１５】
第１の絶縁膜５上には半導体膜６が配設され、半導体膜６上にはオーミックコンタクト膜７が配設されている。なお、半導体膜６においてＴＦＴチャネル部２７となる部分には、オーミックコンタクト膜７は配設されていない。
【０１１６】
また、オーミックコンタクト膜７の上部にはソース配線２５が配設されるが、活性領域層ＡＲにおけるオーミックコンタクト膜７の上部は、ＴＦＴチャネル部２７を間に挟んで、ソース電極２４が配設される部分と、ドレイン電極２６が配設される部分とに分かれている。
【０１１７】
なお、ドレイン電極２６は、オーミックコンタクト膜７の上部から半導体膜６の側面および第１の絶縁膜５の上部にかけて延在している。
【０１１８】
そして、ソース配線２５、ソース電極２４およびドレイン電極２６Ａ上を含めて、透明絶縁性基板１上全体を覆うように第２の絶縁膜２８が配設されている。
【０１１９】
また、第２の絶縁膜２８上全体を覆うように感光性の有機樹脂膜で構成される層間絶縁膜３６が配設され、層間絶縁膜３６および第２の絶縁膜２８を貫通してドレイン電極２６Ａ上に達する陽極ドレインコンタクトホール２９Ａが設けられている。
【０１２０】
そして、層間絶縁膜３６の画素領域４０に対応する部分を覆うとともに、陽極ドレインコンタクトホール２９Ａの内面を覆ってドレイン電極２６Ａに接触するように反射膜３８ａが配設されている。さらに、反射膜３８ａ上にはＩＴＯ膜３８ｂが配設され、反射膜３８ａとＩＴＯ膜３８ｂとで陽極電極３８を構成している。
【０１２１】
また、画素領域４０を取り囲むように有機樹脂で構成される額縁層４１が設けられ、画素領域４０に対応する部分が開口部５０となっている。なお、額縁層４１は隣り合う画素間の層間絶縁膜３６上においては平坦面となるように設けられている。
【０１２２】
そして、開口部５０の底面部に対応する陽極電極３８の上部には電界発光層４２が配設され、また、額縁層４１の平坦面上を覆うとともに、開口部５０の内面を覆って電界発光層４２に接触するように陰極電極４３が設けられている。
【０１２３】
そして、陰極電極４３を含めて画素がマトリックス状に複数配設された表示領域上には、Ａｒのような不活性ガスまたはＮ2ガス等が封じ込められるように封止材４４によって覆われている。なお、封止材４４は表示領域外において終端し、陰極電極４３は表示領域外に設けられた外部からの信号を入力する端子接続部の接地端子に電気的に接続される構成となっている。
【０１２４】
＜Ｂ−２．製造方法＞
次に、製造工程を順に示す断面図である図２５〜図３９を用いて、ＴＦＴアクティブマトリックス基板２００の製造方法について説明する。なお、図２５〜図３９に示す断面は、図１におけるＢ−Ｏ−Ｂ’線での断面に対応する。また、図４０〜図４６には、各工程における平面図を示している。
【０１２５】
まず、図２５に示す工程において、ガラス基板などの透明絶縁性基板１上に第１の金属薄膜（図示せず）を成膜した後に、第１回目の写真製版工程を経て、少なくともゲート電極２およびゲート配線４をパターニングする。ここで、第１の金属薄膜としては電気的比抵抗値の低いＡｌやＭｏあるいはこれらを主成分とする合金を用いることが好ましい。なお、第１の金属薄膜の好適な製造方法については実施の形態１において説明した方法と同じであるので、説明は省略する。
【０１２６】
図４０には、透明絶縁性基板１上に形成されたゲート電極２およびゲート配線４の平面図を示す。
【０１２７】
次に、図２６に示す工程において、透明絶縁性基板１上全体を覆うように第１の絶縁膜５を形成して、ゲート電極２（ゲート配線４）を覆った後、第１の絶縁膜５上に半導体膜６を成膜し、さらにその上にオーミックコンタクト膜７を成膜する。
【０１２８】
その後、第２回目の写真製版工程を経て、半導体膜６およびオーミックコンタクト膜７をパターニングする。このとき、直線状の半導体積層膜ＳＬとともに、ＴＦＴが形成される活性領域層ＡＲも規定される。
【０１２９】
半導体膜６およびオーミックコンタクト膜７の好適な製造方法については実施の形態１において説明した方法と同じであるので、説明は省略する。
【０１３０】
図４１には、ゲート電極２およびゲート配線４上に一部重なるように半導体積層膜ＳＬおよび活性領域層ＡＲが形成された平面図を示す。
【０１３１】
半導体膜６は、基本的には活性領域層ＡＲを構成するために設けるものであるが、後に形成されるソース配線の形成領域に合わせて形成される直線状の半導体積層膜ＳＬの構成要素としても使用することで、ソース配線の冗長配線として利用することができ、ソース配線が断線したような場合でも電気信号の途絶を防止することが可能である。
【０１３２】
次に、図２７に示す工程において、透明絶縁性基板１上全体を覆うように第２の金属薄膜８を成膜する。なお、第２の金属薄膜８の好適な製造方法については実施の形態１において説明した方法と同じであるので、説明は省略する。
【０１３３】
次に、図２８〜図３０に示す工程において、第２の金属薄膜８上全体を覆うようにフォトレジスト９を形成し、第３回目の写真製版工程を経て、フォトレジスト９のパターニングを行いフォトレジストパターンＲＰ１を形成する。なお、フォトレジストパターンＲＰ１の形成方法については、図７〜図９を用いて説明した方法と同じであるので、説明は省略する。
【０１３４】
次に、図３１に示す工程において、フォトレジストパターンＲＰ１をマスクとして、第２の金属薄膜８のエッチングを行う。ここでは、ＳＦ6ガス＋Ｏ2ガスの混合ガスを用いた公知のドライエッチング法を用いてエッチングを行った。
【０１３５】
図４２には、半導体積層膜ＳＬ上および活性領域層ＡＲ上から後に陽極電極３８（図２４）が形成される領域上にかけて第２の金属薄膜８が形成された平面図を示す。なお、図４２ではフォトレジストパターンＲＰ１については記載を省略しているが、第２の金属薄膜８の上部にフォトレジストパターンＲＰ１が存在することは言うまでもない。
【０１３６】
次に、図３２に示す工程において、酸素プラズマを用いた公知のレジストアッシングにより、フォトレジストパターンＲＰ１の第１の厚さ部分２０を除去し、第２の厚さ部分２１および第３の厚さ部分２２については残存させるようにフォトレジストパターンＲＰ１を全体的に薄くすることで、ＴＦＴのチャネル部２７（図２４）に対応する部分が開口部２３となったフォトレジストパターンＲＰ２を形成する。
【０１３７】
このとき、全体の薄膜化に伴って図３２に示すようにフォトレジストパターンＲＰ２の平面方向の大きさ（外形）がフォトレジストパターンＲＰ１よりも一回り小さくなるようにレジストアッシングの条件を設定する。
【０１３８】
次に、図３３に示す工程において、フォトレジストパターンＲＰ２の開口部２３を介して、第２の金属薄膜８、オーミックコンタクト膜７を順次エッチングにより除去する。これらの膜の好適なエッチング方法については、実施の形態１において説明した方法と同じであるので、説明は省略する。
【０１３９】
なお、エッチングによりパターニングされた第２の金属薄膜８は、半導体積層膜ＳＬ上ではソース配線２５となり、活性領域層ＡＲ上ではソース電極２４およびドレイン電極２６Ａとなる。なお、ドレイン電極２６Ａは活性領域層ＡＲ上から後に陽極電極３８（図２４）が形成される領域上にかけて延在するようにパターニングされる。
【０１４０】
その後、フォトレジストパターンＲＰ２を除去することで、図３４に示されるように、半導体積層膜ＳＬ上にはソース配線２５が配設され、活性領域層ＡＲ上にはソース電極２４およびドレイン電極２６Ａが配設されることになる。
【０１４１】
フォトレジストパターンＲＰ２は、フォトレジストパターンＲＰ１に比べて外形が一回り小さくなっているので、ソース電極２４、ソース配線２５およびドレイン電極２６Ａを形成する第２の金属薄膜８とオーミックコンタクト膜７の外形は、下層の半導体膜６の外形よりも小さくなり、上方から見ると、ソース配線２５およびソース電極２４の端面が半導体膜６の何れの端面よりも後退した位置となるように配設され、活性領域層ＡＲ上のドレイン電極２６Ａの端面も、半導体膜６のほぼ平行な関係にある端面よりも後退した位置となるように配設することができる。なお、上記においてほぼ平行としたのは、ドレイン電極２６Ａの端面が、必ずしも半導体膜６の端面と平行になるようにパターニングされるとは限らず、ドレイン電極２６Ａの端面が半導体膜６の端面に対して傾斜するように形成される場合もあることを想定してのことである。なお、ソース電極２４およびソース配線２５の端面においても同様の現象が起きることがある。
【０１４２】
図４３には、ソース配線２５、ソース電極２４およびドレイン電極２６Ａの平面図を示す。図４３に示すように、ソース電極２４はソース配線２５から分岐して活性領域層ＡＲ上に延在する直線状の形状を有している。
【０１４３】
次に、図３５に示す工程において、透明絶縁性基板１上全体を覆うように第２の絶縁膜２８を形成した後、感光性の有機樹脂膜で構成される層間絶縁膜３６を塗布し、第４回目の写真製版工程で、ドレイン電極２６Ａの表面まで貫通するコンタクトホール２９Ａを形成する。
【０１４４】
なお、第２の絶縁膜２８の好適な製造方法については、実施の形態１において説明した方法と同じであるので説明は省略する。
【０１４５】
層間絶縁膜３６の好適な製造方法としては、アクリル系の感光性樹脂膜、例えばＪＳＲ（株）製の製品名ＰＣ３３５を約２μｍの膜厚となるようにスピンコート法を用いて塗布し、第４回目の写真製版工程により層間絶縁膜３６を貫通して第２の絶縁膜２８の表面に達するコンタクトホールを形成する。
【０１４６】
さらに公知の弗素系ガスを用いて、当該コンタクトホール底面の第２の絶縁膜２８をエッチング除去することによって、ドレイン電極２６Ａの表面に達する陽極ドレインコンタクトホール２９Ａを得る。
【０１４７】
図４４には、ドレイン電極２６Ａ上に陽極ドレインコンタクトホール２９Ａが形成された状態を平面図で示しているが、第２の絶縁膜２８については便宜的に記載を省略している。
【０１４８】
次に、図３６に示す工程において、透明絶縁性基板１上全体を覆うように第３の金属薄膜（図示せず）を成膜し、第５回目の写真製版工程で画素領域４０（図２４）に陽極電極３８を形成する。
【０１４９】
図４５には、画素領域４０に対応する部分に陽極電極３８が形成された状態を平面図で示している。
【０１５０】
ここで、第３の金属薄膜の好適な製造方法としては、公知のスパッタリング法を用いてＡｌ（アルミニウム）を主成分として含むＡｌ合金で構成される反射膜３８ａを約３００ｎｍの厚さで成膜した後、スパッタリング法を用いてアモルファスのＩＴＯ（ａ−ＩＴＯ）膜３８ｂを約１０ｎｍの厚さで成膜する。
【０１５１】
その後、上述した第５回目の写真製版工程でフォトレジストパターンを形成し、エッチングを行うことによって陽極電極３８をパターニングする。なお、このエッチングは、先に説明した第１および第２の金属薄膜と同様に、公知のドライエッチング法を用いても良いが、ＩＴＯ膜３８ｂは、公知のリン酸＋硝酸＋酢酸で構成されるＡｌ合金用エッチング液でエッチングすることが可能であるので、リン酸＋硝酸＋酢酸を含む溶液を用いて下層のＡｌ合金の反射膜３８ａと上層のＩＴＯ膜３８ｂを同時一括エッチングする方法を採っても良い。
【０１５２】
なお、ＩＴＯ膜３８ｂには下層の反射膜３８ａと同時一括エッチングができるという利点の他、仕事関数が、Ａｌ合金の４．０ｅＶ前後に比べて約５．０ｅＶと高い値を有するので、有機ＥＬ材料等で構成される電界発光層に注入するホールキャリアの効率を高めることができ、有機ＥＬ表示素子の発光効率を高めることができるという利点も有する。
【０１５３】
さらに、ＩＴＯ膜３８ｂはアモルファス状態のため、多結晶質と異なり、結晶粒界の存在による表面の凹凸がほとんどないので、表面凹凸によるホールキャリア注入不良に起因した発光表示不良を防止することが可能である。
【０１５４】
このような利点を有するアモルファス状態のＩＴＯ膜３８は、例えばＡｒガスに水（Ｈ2Ｏ）ガスを添加した混合ガス中でのスパッタリング法により形成することができる。
【０１５５】
また、ＩＴＯ膜３８ｂの代わりに、酸化インジウム（Ｉｎ2Ｏ3）と酸化亜鉛（ＺｎＯ）を混合させたＩＺＯ膜、あるいはＩＴＯ膜に酸化亜鉛（ＺｎＯ）を混合させたＩＴＺＯ膜などを用いることも可能である。
【０１５６】
ＩＺＯ膜やＩＴＺＯ膜は、シュウ酸系エッチング液でエッチングできるが、公知のリン酸＋硝酸＋酢酸を含むＡｌ合金用エッチング液でもエッチングできるので、下層の反射膜３８ａと同時一括エッチングが可能である。
【０１５７】
次に、図３７に示す工程において、電界発光層となる有機ＥＬ層を形成するための画素領域４０（図２４）を規定するために、まず、透明絶縁性基板１上全体を覆うようにポリイミド等で構成される有機樹脂層を塗布形成し、第６回目の写真製版工程で、画素領域４０に対応する部分が開口部５０となった額縁層４１を形成する。
【０１５８】
額縁層４１を形成する有機樹脂膜は、有機ＥＬ層の特性や信頼性に影響を及ぼす吸着水分の少ないポリイミド系の材料を用いるのが望ましい。
【０１５９】
額縁層４１の好適な製造方法としては、東レ（株）製の製品名ＤＬ１００を約２μｍの膜厚で塗布し、上述した第６回目の写真製版工程を用いて、陽極電極３８の表面に達する開口部５０を有する額縁層４１をパターニング形成する。
【０１６０】
図４６には、画素領域４０に対応する部分に開口部５０を有する額縁層４１が形成された状態を平面図で示している。
【０１６１】
次に、図３８に示す工程において、開口部５０の底面に露出する陽極電極３８の表面に有機ＥＬ材料を形成して電界発光層４２を得る。
【０１６２】
電界発光層４２の好適な製造方法としては、公知の蒸着法を用いて、陽極電極３８上にホール輸送層、有機ＥＬ層、電子輸送層をこの順に積層することで得ることができる。
【０１６３】
ここで、ホール輸送層としては公知のトリアリールアミン類、芳香族ヒドラゾン類、芳香族置換ピラゾリン類、スチルベン類等の有機系材料から幅広く選択することができ、例えばＮ，Ｎ−ジフェニル−Ｎ，Ｎ−ビス（３−メチルフェニル）−１，１‘−ジフェニル−４，４’ジアミン（ＴＰＤ）等を１〜２００ｎｍの膜厚で形成する。
【０１６４】
また、有機ＥＬ層としては、公知のジシアノメチレンピラン誘導体（赤色発光）、クマリン系（緑色発光）、キナクリドン系（緑色発光）、テトラフェニルブタジエン系（青色発光）、ジスチリルベンゼン系（青色発光）等の材料を１〜２００ｎｍの厚さで形成する。
【０１６５】
電子輸送層としては公知のオキサジアゾール誘導体、トリアゾール誘導体、クマリン誘導体等から選ばれる材料を１〜２００ｎｍの膜厚で形成する。
【０１６６】
なお上記においては、電界発光層４２をホール輸送層、有機ＥＬ層、電子輸送層を順次積層した構成としたが、さらに電界発光層の発光効率を上げるために、ホール輸送層をホール注入層とホール輸送層の２層構造とし、また電子輸送層を電子輸送層と電子注入層の２層構造としても良い。
【０１６７】
次に、図３９に示す工程において、開口部５０の内面を含む透明絶縁性基板１上全体を覆うように、ＩＴＯ膜等の透明導電性膜を成膜し、第７回目の写真製版工程で陰極電極４３を形成する。
【０１６８】
陰極電極４３は、陽極電極３８の対向電極として電界発光層４２を挟むようにして形成され、画素領域４０において下層の電界発光層４２に接続されるように構成される。なお、陰極電極４３は主面が高い平坦性を有していることが好ましい。
【０１６９】
陰極電極４３の好適な製造方法としては、ＡｒガスにＨ2Ｏガスを混合させたガス中でスパッタリングすることにより、アモルファス状のａ−ＩＴＯ膜を１００ｎｍの厚みで成膜することで得られる。
【０１７０】
その後、写真製版工程でフォトレジストパターンを形成し、公知のシュウ酸系のエッチング液を用いてエッチングした後に、フォトレジストパターンを除去して陰極電極４３を得た。
【０１７１】
なお、陰極電極４３としては、ａ−ＩＴＯ膜の代わりにＩＺＯ膜あるいはＩＴＺＯ膜を用いることが可能である。
【０１７２】
最後に、水分や不純物による表示パネルの発光特性の低下を防止するために、電界発光層４２を含む画素表示領域全体を、Ａｒのような不活性ガスまたはＮ2ガス等が封じ込められた封止材４４によって封止することで、図２４に示されるような断面構成を有するＴＦＴアクティブマトリックス基板２００を得ることができる。
【０１７３】
なお、封止材４４としては透明なガラス材を用い、ＴＦＴアクティブマトリックス基板２００の表示パネルの外周部分にシール剤を形成し、圧着することにより封止を行った。
【０１７４】
＜Ｂ−３．特徴的作用効果＞
以上説明した本発明に係る実施の形態２のＴＦＴアクティブマトリックス基板２００においては、ゲート電極２、ゲート絶縁膜５、活性領域層ＡＲ、ソース電極２４およびドレイン電極２６Ａで構成されるＴＦＴ構造部を３回の写真製版工程で形成可能であり、製造工程を簡略化できる。
【０１７５】
また、フォトレジストパターンＲＰ１を用いて、比較的広い面積に渡る第２の金属薄膜８の不要な部分を除去し、フォトレジストパターンＲＰ２の開口部２３を介して第２の金属薄膜８およびオーミックコンタクト膜７を順次エッチングにより除去してＴＦＴチャネル部２７を形成する。
【０１７６】
このため、第２の金属薄膜８を、ａ−Ｓｉ膜である半導体膜６およびｎ+のａ−Ｓｉ膜であるオーミックコンタクト膜７とエッチング選択性の取れない金属膜で形成する場合、あるいはエッチング選択性のないエッチングプロセスを使用する場合でも、第２の金属薄膜８およびオーミックコンタクト膜７を制御性良く除去することができ、ＴＦＴチャネル部２７を構成する半導体膜６の膜厚を正確に制御し、かつそのバラツキを抑えることができるので、ＴＦＴ特性のバラツキに起因する有機ＥＬ表示装置の表示ムラを防止することができる。
【０１７７】
また、フォトレジストパターンＲＰ２を用いたエッチングにより、ソース電極２４、ソース配線２５およびドレイン電極２６Ａを形成する第２の金属薄膜８およびオーミックコンタクト膜７の外形を、半導体膜パターン６の外形よりも小さくすることで、上方から見た場合に、ソース配線２５およびソース電極２４の端面が半導体膜６の何れの端面よりも後退した位置となるように配設され、活性領域層ＡＲ上のドレイン電極２６の端面も、半導体膜６のほぼ平行な関係にある端面よりも後退した位置となるように配設することができるので、第２の金属薄膜８およびオーミックコンタクト膜７のドライエッチング時に、これらを構成する物質がエッチング面に導電性物質として再付着した場合でも、これら導電性物質によってソース電極２４とドレイン電極２６Ａとが電気的に導通することを防止できる。
【図面の簡単な説明】
【０１７８】
【図１】本発明に係る実施の形態１のＴＦＴアクティブマトリックス基板の構成を示す平面図である。
【図２】本発明に係る実施の形態１のＴＦＴアクティブマトリックス基板の構成を示す断面図である。
【図３】本発明に係る実施の形態１のＴＦＴアクティブマトリックス基板をマトリックス状に配設した状態を示す平面図である。
【図４】本発明に係る実施の形態１のＴＦＴアクティブマトリックス基板の製造工程を示す断面図である。
【図５】本発明に係る実施の形態１のＴＦＴアクティブマトリックス基板の製造工程を示す断面図である。
【図６】本発明に係る実施の形態１のＴＦＴアクティブマトリックス基板の製造工程を示す断面図である。
【図７】本発明に係る実施の形態１のＴＦＴアクティブマトリックス基板の製造工程を示す断面図である。
【図８】本発明に係る実施の形態１のＴＦＴアクティブマトリックス基板の製造工程を示す断面図である。
【図９】本発明に係る実施の形態１のＴＦＴアクティブマトリックス基板の製造工程を示す断面図である。
【図１０】本発明に係る実施の形態１のＴＦＴアクティブマトリックス基板の製造工程を示す断面図である。
【図１１】本発明に係る実施の形態１のＴＦＴアクティブマトリックス基板の製造工程を示す断面図である。
【図１２】本発明に係る実施の形態１のＴＦＴアクティブマトリックス基板の製造工程を示す断面図である。
【図１３】本発明に係る実施の形態１のＴＦＴアクティブマトリックス基板の製造工程を示す断面図である。
【図１４】本発明に係る実施の形態１のＴＦＴアクティブマトリックス基板の製造工程を示す断面図である。
【図１５】本発明に係る実施の形態１のＴＦＴアクティブマトリックス基板の製造工程を示す平面図である。
【図１６】本発明に係る実施の形態１のＴＦＴアクティブマトリックス基板の製造工程を示す平面図である。
【図１７】本発明に係る実施の形態１のＴＦＴアクティブマトリックス基板の製造工程を示す平面図である。
【図１８】本発明に係る実施の形態１のＴＦＴアクティブマトリックス基板の製造工程を示す平面図である。
【図１９】本発明に係る実施の形態１のＴＦＴアクティブマトリックス基板の製造工程を示す平面図である。
【図２０】ＴＦＴ構造部を示す斜視図である。
【図２１】導電性再付着物が形成されたＴＦＴ構造部を示す斜視図である。
【図２２】本発明に係る実施の形態１のＴＦＴアクティブマトリックス基板の製造工程の変形例を示す断面図である。
【図２３】本発明に係る実施の形態２のＴＦＴアクティブマトリックス基板の構成を示す平面図である。
【図２４】本発明に係る実施の形態２のＴＦＴアクティブマトリックス基板の構成を示す断面図である。
【図２５】本発明に係る実施の形態２のＴＦＴアクティブマトリックス基板の製造工程を示す断面図である。
【図２６】本発明に係る実施の形態２のＴＦＴアクティブマトリックス基板の製造工程を示す断面図である。
【図２７】本発明に係る実施の形態２のＴＦＴアクティブマトリックス基板の製造工程を示す断面図である。
【図２８】本発明に係る実施の形態２のＴＦＴアクティブマトリックス基板の製造工程を示す断面図である。
【図２９】本発明に係る実施の形態２のＴＦＴアクティブマトリックス基板の製造工程を示す断面図である。
【図３０】本発明に係る実施の形態２のＴＦＴアクティブマトリックス基板の製造工程を示す断面図である。
【図３１】本発明に係る実施の形態２のＴＦＴアクティブマトリックス基板の製造工程を示す断面図である。
【図３２】本発明に係る実施の形態２のＴＦＴアクティブマトリックス基板の製造工程を示す断面図である。
【図３３】本発明に係る実施の形態２のＴＦＴアクティブマトリックス基板の製造工程を示す断面図である。
【図３４】本発明に係る実施の形態２のＴＦＴアクティブマトリックス基板の製造工程を示す断面図である。
【図３５】本発明に係る実施の形態２のＴＦＴアクティブマトリックス基板の製造工程を示す断面図である。
【図３６】本発明に係る実施の形態２のＴＦＴアクティブマトリックス基板の製造工程を示す断面図である。
【図３７】本発明に係る実施の形態２のＴＦＴアクティブマトリックス基板の製造工程を示す断面図である。
【図３８】本発明に係る実施の形態２のＴＦＴアクティブマトリックス基板の製造工程を示す断面図である。
【図３９】本発明に係る実施の形態２のＴＦＴアクティブマトリックス基板の製造工程を示す断面図である。
【図４０】本発明に係る実施の形態２のＴＦＴアクティブマトリックス基板の製造工程を示す平面図である。
【図４１】本発明に係る実施の形態２のＴＦＴアクティブマトリックス基板の製造工程を示す平面図である。
【図４２】本発明に係る実施の形態２のＴＦＴアクティブマトリックス基板の製造工程を示す平面図である。
【図４３】本発明に係る実施の形態２のＴＦＴアクティブマトリックス基板の製造工程を示す平面図である。
【図４４】本発明に係る実施の形態２のＴＦＴアクティブマトリックス基板の製造工程を示す平面図である。
【図４５】本発明に係る実施の形態２のＴＦＴアクティブマトリックス基板の製造工程を示す平面図である。
【図４６】本発明に係る実施の形態２のＴＦＴアクティブマトリックス基板の製造工程を示す平面図である。
【符号の説明】
【０１７９】
４ ゲート配線、６ 半導体膜、７ オーミックコンタクト膜、８ 第２の金属薄膜、２３ 開口部、２４ ソース電極、２５ ソース配線、２６ ドレイン電極、２７ ＴＦＴチャネル部、３０ 画素電極、ＡＲ 活性領域層、ＲＰ１，ＲＰ２ フォトレジストパターン。
【技術分野】
【０００１】
本発明は電気光学表示装置およびその製造方法に関し、特に、薄膜トランジスタ（ＴＦＴ）をスイッチング素子として備えたアクティブマトリックス型の電気光学表示装置およびその製造方法に関する。
【背景技術】
【０００２】
電気光学素子として液晶や有機ＥＬ（エレクトロルミネッセンス）を用いた電気光学表示装置には、基板上に薄膜トランジスタ等のスイッチング素子をアレイ状に設けて各表示画素に独立した映像信号を印加するアクティブマトリックス型のＴＦＴアレイ基板が広く用いられるようになっている。
【０００３】
このような電気光学表示装置の生産性を向上させるためには、ＴＦＴアレイ基板の製造工程数を削減することが必要であり、例えば特許文献１には、図５４〜図６３を用いて、写真製版工程数を削減する技術が開示されており、ＴＦＴアレイ基板を５回の写真製版工程で製造する方法が開示されている。
【０００４】
例えば、特許文献１の図５８、５９に示すＴＦＴのソース・ドレイン電極とチャネル部の製造工程において、ソース・ドレイン電極となるＴｉ（チタン）等の金属膜を成膜した後に、写真製版工程を用いてレジストをパターニングし、ＨＦ＋Ｈ2Ｏの組成のエッチング液を用いたウエットエッチングを行って、Ｔｉ膜と半導体層のオーミックコンタクト（ｎ+のアモルファスシリコン(ａ−Ｓｉ)）膜をエッチングしてソース・ドレイン電極とチャネル部を形成するプロセスが開示されている。
【０００５】
しかしながら、この場合は、まず第１のエッチング工程として厚さ約３００ｎｍのＴｉ膜を除去した後、連続した第２のエッチング工程として厚さ約２０ｎｍのオーミックコンタクト膜が除去される。
【０００６】
通常、第１のエッチング工程では、Ｔｉ膜が一通り除去された後にエッチング残りを防ぐ目的で、さらにオーバーエッチングが行われる。オーバーエッチングの時間は、エッチング残りの厚さのばらつきを考慮して、エッチングの基板面内分布に基づいてエッチング速度の最も遅い領域がエッチングされた時間を起点として決定される。
【０００７】
この場合、第２のエッチング工程は、Ｔｉ膜が完全に除去された時点から始まるので、Ｔｉ膜のエッチング速度分布によってエッチング時間にバラツキが生じることになる。この第２のエッチング工程の時間のバラツキは、ＴＦＴチャネル部となるａ−Ｓｉ膜の膜厚のバラツキの原因となる。このバラツキはＴＦＴのオンオフ特性のバラツキとなり、表示ムラ等の不良を生じさせる可能性を有している。
【０００８】
また、上記プロセスにおいて、Ｔｉ膜とオーミックコンタクト膜（ｎ+のａ−Ｓｉ膜）を、ウエットエッチングではなく、ガスを用いたドライエッチングにより除去することも考えられる。しかしながら、Ｔｉ膜の一般的なドライエッチングガスであるＣｌ2（塩素）ガスを用いたドライエッチングでは、ｎ+のａ−Ｓｉ膜のエッチング速度はＴｉ膜とほぼ同等であるので、上述したＴＦＴチャネル部となるａ−Ｓｉ膜の膜厚の制御が難しく、バラツキの問題は発生してしまう。
【０００９】
このような問題を解決する方法として、ソース・ドレイン電極を、ａ−Ｓｉ膜とエッチング選択性の取れる金属膜で形成する方法が考えられる。例えば、Ｃｒ（クロム）膜あるいはＭｏ（モリブデン）膜を成膜した後に写真製版工程を用いてレジストをパターニングし、第１のエッチング工程として例えばＣｒ膜の場合は硝酸セリウムアンモニウム＋硝酸系の組成のエッチング液を、Ｍｏ膜の場合は、リン酸＋硝酸＋酢酸系の組成のエッチング液を用いてウエットエッチングを行い、Ｃｒ膜あるいはＭｏ膜をパターニングしてソース・ドレイン電極を形成する。このウエットエッチング工程ではオーミックコンタクト膜（ｎ+のａ−Ｓｉ膜）はエッチングされることはない。
【００１０】
次に、第２のエッチング工程としてＣｌ2ガス、またはＣＦ4（あるいはＳＦ6）＋Ｏ2ガスを用いたドライエッチング法によりオーミックコンタクト膜（ｎ+のａ−Ｓｉ膜）をエッチングしてＴＦＴのチャネル部を露出させる。この場合、チャネル部のａ−Ｓｉ膜の膜厚のバラツキの制御は、第２のエッチング工程のプロセスのみで制御することが可能である。
【００１１】
しかしながら、このような方法では、ソース・ドレイン電極として用いる金属膜の種類や、加工プロセスが著しく制限されてしまうという問題がある。
【００１２】
例えばソース・ドレイン電極を精度良く微細な加工を行いたいときに、ウエットエッチング法よりも加工精度に優れるドライエッチング法を適用しようとすると、例えばＣｒ膜の場合には公知のＣｌ2ガスを、Ｍｏ膜の場合には公知の弗素系ガス（ＣＦ4あるいはＳＦ6）を用いたドライエッチングが一般的なプロセスであるが、この場合はｎ+のａ−Ｓｉ膜のエッチング速度はＣｒ膜やＭｏ膜とほぼ同等であるので、上述のＴｉ膜の場合と同様の問題を生じてしまう。
【００１３】
また、ソース・ドレイン電極を、ａ−Ｓｉ膜とエッチング選択性の取れる金属膜で形成する場合には、金属膜がＣｒ膜、Ｍｏ膜あるいはＡｌ（アルミニウム）膜に限られてしまうので、例えば、電気抵抗や耐熱性や耐食性等の要求に対して、金属膜を最適化したい場合にはその選択幅が非常に狭くなるため、電気光学表示装置として充分な特性が得られないという問題もあった。
【００１４】
一方、特許文献２には、ソース・ドレイン層の半導体層を形成する際のレジストパターンにおいて、予め半導体層のチャネル形成部分上のレジスト膜厚が薄くなるようにしておき、ドライエッチングガスに酸素ガスを混合したドライエッチング法を用いてソース・ドレイン層となる半導体膜（ａ−Ｓｉ膜）をエッチングすると同時に、上記膜厚の薄い部分のレジストをアッシング効果によってエッチングすることによって、時間差を設けてチャネル部となるｎ+のａ−Ｓｉ膜をエッチングする方法が開示されている。
【００１５】
しかしながらこのような方法では、数百ｍｍ×数百ｍｍに及ぶ広い領域の半導体膜をエッチングしながら、同時に数μｍ〜十数μｍという非常に狭い領域のレジストのアッシングと、その下層のｎ+のａ−Ｓｉ膜をエッチングすることになるので、チャネル部となるａ−Ｓｉ膜の膜厚の制御が難しく、バラツキの問題は発生してしまう。
【００１６】
さらに、この後にソース・ドレイン電極を形成するので、ａ−Ｓｉ膜とのエッチング選択性を有する金属膜材料を使用せざるを得ず、ソース・ドレイン電極の材料の選択幅が非常に狭くなるという問題点は依然として残る。
【００１７】
【特許文献１】特開平８−５０３０８号公報
【特許文献２】特開平１０−１６３１７４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
以上説明したように、特許文献１に開示の技術では、ＴＦＴチャネル部となるａ−Ｓｉ膜の膜厚にバラツキが生じ、それがＴＦＴのオンオフ特性のバラツキとなって、表示ムラ等の不良を生じさせる可能性があった。
【００１９】
また、ソース・ドレイン電極を、ａ−Ｓｉ膜とエッチング選択性の取れる金属膜で形成する方法を採る場合には、ソース・ドレイン電極として用いる金属膜の種類や、加工プロセスが著しく制限されてしまうという問題があった。
【００２０】
また、特許文献２に開示の技術では、ソース・ドレイン層の半導体パターンを形成する際のレジストパターンにおいて、予め半導体パターンのチャネル形成部分上のレジスト膜厚が薄くなるようにしておき、ドライエッチングガスに酸素ガスを混合したドライエッチング法を用いてソース・ドレイン層となる半導体膜（ａ−Ｓｉ膜）をエッチングすると同時に、上記膜厚の薄い部分のレジストをアッシング効果によってエッチングすることになるが、数百ｍｍ×数百ｍｍに及ぶ広い領域の半導体膜のエッチングと、数μｍ〜十数μｍという非常に狭い領域のレジストのアッシングと、その下層のｎ+のａ−Ｓｉ膜のエッチングとを同時に行うことになるので、チャネル部となるａ−Ｓｉ膜の膜厚の制御が難しく、膜厚にバラツキが生じるという問題があった。
【００２１】
本発明は上記のような問題点を解消するためになされたもので、アクティブマトリックス型の電気光学表示装置において、ゲート電極、ゲート絶縁膜、チャネル部、ソース・ドレイン層およびソース・ドレイン電極で構成されるＴＦＴ構造部の製造工程を簡略化するとともに、ソース・ドレイン電極の材質を限定せずとも、ＴＦＴチャネル部となる半導体層の膜厚を正確に制御し、そのバラツキを抑えてＴＦＴ特性のバラツキに起因する表示ムラを防止した電気光学表示装置を提供することを目的とする。
【課題を解決するための手段】
【００２２】
本発明に係る請求項１記載の電気光学表示装置によれば、絶縁性基板と、前記絶縁性基板上にアレイ状に配設され、薄膜トランジスタが電気的に接続された画素電極を有する複数の表示画素と、前記薄膜トランジスタを順次的に走査選択するゲート配線と、前記画素電極に電気信号を与えるソース配線とを有し、前記ゲート配線と前記ソース配線とが平面視的に直交してマトリックス状をなすアクティブマトリックス基板を備えた電気光学表示装置であって、前記薄膜トランジスタは、前記ソース配線の下層に配設された半導体膜から分岐した活性領域層と、前記活性領域層上に間隔を開けて選択的に配設されたソース電極およびドレイン電極とを有し、前記活性領域層上において、少なくとも前記ソース電極は、その端面位置が前記活性領域層のいずれの端面位置よりも所定距離以上後退した位置となるように配設され、前記ドレイン電極は、前記活性領域層上から画素表示領域の前記絶縁性基板の上方にかけて延在するように配設され、前記画素表示領域における前記ドレイン電極の下層には前記活性領域層を有していない。
【００２３】
本発明に係る請求項３記載の電気光学表示装置の製造方法によれば、絶縁性基板と、前記絶縁性基板上にアレイ状に配設され、薄膜トランジスタが電気的に接続された画素電極を有する複数の表示画素と、前記薄膜トランジスタを順次的に走査選択するゲート配線と、前記画素電極に電気信号を与えるソース配線とを有し、前記ゲート配線と前記ソース配線とが平面視的に直交してマトリックス状をなすアクティブマトリックス基板を備えた電気光学表示装置の製造方法であって、前記絶縁性基板上に第１の導電性薄膜を成膜した後に第１回目の写真製版を行って前記ゲート配線をパターニングする工程(ａ)と、前記ゲート配線の上方に、半導体膜およびオーミックコンタクト膜を順に成膜した後、第２回目の写真製版を行って、前記半導体膜および前記オーミックコンタクト膜をパターニングして、前記ソース配線の下層膜を形成するとともに、前記半導体膜から分岐した活性領域層を形成する工程(ｂ)と、前記工程(ｂ)の後に、前記絶縁性基板上の全面に渡って第２の導電性薄膜を成膜した後、前記第２の導電性薄膜をパターニングする工程(ｃ)とを備え、前記工程(ｃ)は、第３回目の写真製版を行って前記第２の導電性薄膜上に、前記下層膜上および前記活性領域層上から画素表示領域の前記絶縁性基板の上方にかけて延在するとともに、前記薄膜トランジスタのチャネル部に対応するチャネル対応部が、他の部分よりも薄くなった第１のレジストパターンを形成する工程(ｃ−１)と、前記第１のレジストパターンに覆われない前記第２の導電性薄膜をエッチングにより除去する工程(ｃ−２)と、前記工程(ｃ−２)の後に、前記第１のレジストパターンをアッシングして薄膜化するとともに、前記チャネル対応部を除去して開口部となった第２のレジストパターンを形成する工程(ｃ−３)と、前記第２のレジストパターンの前記開口部を介して、前記チャネル部に対応する前記第２の導電性薄膜および前記オーミックコンタクト膜を順次エッチングにより除去するとともに、前記第２のレジストパターンで覆われない前記第２の導電性薄膜および前記オーミックコンタクト膜を順次エッチングにより除去することで、前記活性領域層上に間隔を開けてソース電極およびドレイン電極をパターニングするとともに、前記ソース配線をパターニングする工程(ｃ−４)とを有している。
【発明の効果】
【００２４】
本発明に係る請求項１記載の電気光学表示装置によれば、前記活性領域層上において、少なくとも前記ソース電極は、その端面位置が前記活性領域層のいずれの端面位置よりも所定距離以上後退した位置となるように配設されるので、ソース電極およびドレイン電極のパターニング時に、これらを構成する物質が活性領域層の端面に導電性物質として再付着した場合でも、これら導電性物質によってソース電極とドレイン電極とが電気的に導通することを防止できる。また、画素表示領域におけるドレイン電極の下層には活性領域層を有していないので、画素表示領域にバックライト光が照射される透過型液晶表示装置に本発明を適用する場合には、活性領域層に光が照射されることがないので、光励起による電流の発生を抑えることができるので、薄膜トランジスタのオフ特性を劣化を防止することが可能となる。
【００２５】
本発明に係る請求項３記載の電気光学表示装置の製造方法によれば、第２の導電性薄膜をパターニングする工程(ｃ)において、第３回目の写真製版によって第１のレジストパターンを形成し、まず、第１のレジストパターンに覆われない第２の導電性薄膜の不要部分をエッチングで除去し、その後、第１のレジストパターンをアッシングして第２のレジストパターンを形成し、第２のレジストパターンの開口部を介して、チャネル部に対応する第２の導電性薄膜およびオーミックコンタクト膜を順次エッチングにより除去するとともに、第２のレジストパターンで覆われない第２の導電性薄膜およびオーミックコンタクト膜を順次エッチングにより除去することで、活性領域層上にソース電極およびドレイン電極をパターニングするとともに、ソース配線をパターニングするので、薄膜トランジスタを３回の写真製版工程で形成可能であり、製造工程を簡略化できる。また、第１のレジストパターンをアッシングして薄膜化するとともに、チャネル対応部を除去して開口部となった第２のレジストパターンを形成するので、第２のレジストパターンは、第１のレジストパターンよりも平面方向の大きさも小さくなり、当該第２のレジストパターンを用いたエッチングにより、少なくともソース電極は、その端面位置が活性領域層のいずれの端面位置よりも所定距離以上後退した位置となるように配設することができるので、第２の導電性薄膜およびオーミックコンタクト膜のドライエッチング時に、これらを構成する物質がエッチング面に導電性物質として再付着した場合でも、これら導電性物質によってソース電極とドレイン電極とが電気的に導通することを防止できる。また、第２のレジストパターンの開口部を介して、チャネル部に対応する第２の導電性薄膜およびオーミックコンタクト膜を順次エッチングにより除去するので、第２の導電性薄膜を、半導体膜およびオーミックコンタクト膜とエッチング選択性の取れない金属膜で形成する場合、あるいはエッチング選択性のないエッチングプロセスを使用する場合でも、第２の導電性薄膜およびオーミックコンタクト膜を制御性良く除去することができ、薄膜トランジスタのチャネル部を構成する半導体膜の膜厚を正確に制御し、かつそのバラツキを抑えることができるので、薄膜トランジスタ特性のバラツキに起因する表示装置の表示ムラを防止することができる。
【発明を実施するための最良の形態】
【００２６】
＜Ａ．実施の形態１＞
＜Ａ−１．装置構成＞
本発明に係る実施の形態１の電気光学表示装置として、ＴＦＴをスイッチング素子として用いた透過型液晶表示装置のＴＦＴアクティブマトリックス基板１００の平面構成を図１に、また、図１におけるＡ−Ｏ−Ａ’線での断面構成を図２に示す。
【００２７】
図１は、ＴＦＴアクティブマトリックス基板１００上の画素の１つを示す平面図であり、ＴＦＴアクティブマトリックス基板１００上には、このような画素がマトリックス状に複数配設されている。
【００２８】
図１に示すように、ガラス基板などの透明絶縁性基板１上に、その一部がゲート電極２を構成するゲート配線４が配設されている。ゲート配線４は、透明絶縁性基板１上において一方向に直線的に延在するように配設されており、ここではその方向をＸ方向と呼称し、平面内においてＸ方向に直交する方向をＹ方向を呼称する。
【００２９】
また、ゲート配線４と間隔を開けてゲート配線４に平行するように延在する補助容量電極３が配設され、ゲート配線４と補助容量電極３とによって画素電極３０のＹ方向の大きさが規定される。
【００３０】
補助容量電極３は、蓄積容量電極とも呼称され、各画素ごとに接続されるＴＦＴがオフになった後もＴＦＴから与えられた駆動電圧を保持するキャパシタを構成する電極であり、ゲート電極２とは独立した構成を採っている。なお、補助容量電極３は、容量を増やすために、画素電極３０のＹ方向に沿った２つの端縁部の下方において、Ｙ方向に延在する補助容量電極３１を含んでいる。
【００３１】
また、ゲート配線４および補助容量電極３の上方において、両者に直交するように直線状の半導体積層膜ＳＬが設けられている。半導体積層膜ＳＬは、半導体膜６の上にオーミックコンタクト膜７が積層されており、半導体積層膜ＳＬは、Ｙ方向に延在するように間隔を開けて複数配設され、隣り合う半導体積層膜ＳＬによって画素電極３０のＸ方向の大きさが規定される。なお、半導体積層膜ＳＬは補助容量電極３１の上方には重ならないように配設されている。
【００３２】
半導体積層膜ＳＬは、ゲート配線４との交差部において分岐し、ゲート配線４に沿って延在する部分を有するように設けられており、そのうちの半導体膜６の部分がＴＦＴの活性領域層ＡＲを構成する。
【００３３】
また、半導体積層膜ＳＬの上部には半導体積層膜ＳＬに沿って直線状のソース配線２５が設けられている。ソース配線２５は、半導体積層膜ＳＬと同様にゲート配線４との交差部において分岐し、ゲート配線４に沿って延在する部分を有しており、当該部分がＴＦＴのソース電極２４を構成する。なお、ソース電極２４の下層にはオーミックコンタクト膜７が存在している。
【００３４】
また、活性領域層ＡＲ上から、画素電極３０の下方の透明絶縁性基板１の上方にかけて延在するようにドレイン電極２６が配設されている。ドレイン電極２６は、画素電極３０のＸ方向に沿った端縁部の下方において、Ｘ方向に延在する部分も有している。
【００３５】
ソース電極２４およびソース配線２５は、その端面が半導体膜６の何れの端面よりも後退した位置となるように配設され、活性領域層ＡＲ上のドレイン電極２６の端面も、半導体膜６のほぼ平行な関係にある端面よりも後退した位置となるように配設されている。なお、上記においてほぼ平行としたのは、ドレイン電極２６の端面が、必ずしも半導体膜６の端面と平行になるようにパターニングされるとは限らず、ドレイン電極２６の端面が半導体膜６の端面に対して傾斜するように形成される場合もあることを想定してのことである。なお、ソース電極２４およびソース配線２５の端面においても同様の現象が起きることがある。
【００３６】
なお、活性領域層ＡＲ上において、ソース電極２４とドレイン電極２６とは間隔を開けて設けられており、両者の間の半導体膜６がＴＦＴチャネル部２７となる。また、ドレイン電極２６のＴＦＴチャネル部２７と平行する位置には、画素電極３０に達する画素ドレインコンタクトホール２９が設けられている。
【００３７】
次に、ＴＦＴアクティブマトリックス基板１００の断面構成を図２を用いて説明する。
図２に示すように、透明絶縁性基板１上にゲート電極２（ゲート配線４）および補助容量電極３が配設され、ゲート電極２（ゲート配線４）上および補助容量電極３上を含めて、透明絶縁性基板１上全体を覆うように第１の絶縁膜５が配設されている。なお、第１の絶縁膜５はゲート電極２の直上の部分においてはゲート絶縁膜として機能する。
【００３８】
第１の絶縁膜５上には半導体膜６が配設され、半導体膜６上にはオーミックコンタクト膜７が配設されている。なお、半導体膜６においてＴＦＴチャネル部２７となる部分には、オーミックコンタクト膜７は配設されていない。
【００３９】
また、オーミックコンタクト膜７の上部にはソース配線２５が配設されるが、活性領域層ＡＲにおけるオーミックコンタクト膜７の上部は、ＴＦＴチャネル部２７を間に挟んで、ソース電極２４が配設される部分と、ドレイン電極２６が配設される部分とに分かれている。
【００４０】
なお、ドレイン電極２６は、オーミックコンタクト膜７の上部から半導体膜６の側面および第１の絶縁膜５の上部にかけて延在している。
【００４１】
そして、ソース配線２５、ソース電極２４およびドレイン電極２６上を含めて、透明絶縁性基板１上全体を覆うように第２の絶縁膜２８が配設され、第２の絶縁膜２８上には画素電極３０が配設されている。
【００４２】
画素電極３０は、第２の絶縁膜２８を貫通してドレイン電極２６上に達する画素ドレインコンタクトホール２９内にも埋め込まれ、画素電極３０とドレイン電極２６とが電気的に接続されている。
【００４３】
図３は、マトリックス状に配設された複数の画素を表す平面図であり、Ｙ方向において隣り合う画素のゲート配線４と補助容量電極３とは重なり合わないように間隔を開けて配設されている。
【００４４】
＜Ａ−２．製造方法＞
次に、製造工程を順に示す断面図である図４〜図１４を用いて、ＴＦＴアクティブマトリックス基板１００の製造方法について説明する。なお、図４〜図１４に示す断面は、図１におけるＡ−Ｏ−Ａ’線での断面に対応する。また、図１５〜図１９には、各工程における平面図を示している。
【００４５】
まず、図４に示す工程において、ガラス基板などの透明絶縁性基板１上に第１の金属薄膜（図示せず）を成膜した後に、第１回目の写真製版工程を経て、少なくともゲート電極２、補助容量電極３、およびゲート配線４をパターニングする。
【００４６】
ここで、第１の金属薄膜としては電気的比抵抗値の低いＡｌ（アルミニウム）やＭｏ（モリブデン）あるいはこれらを主成分とする合金を用いることが好ましい。
【００４７】
第１の金属薄膜としてＭｏを用いる場合の好適な製造方法としては、アルゴン（Ａｒ）ガスを用いた公知のスパッタリング法により、Ｍｏ膜を２００ｎｍの厚さで成膜する。
【００４８】
この場合のスパッタリング条件は、ＤＣマグネトロンスパッタリング方式を使用し、成膜パワー密度３Ｗ／ｃｍ2、Ａｒガス流量４０ｓｃｃｍとする。
【００４９】
なお、上述した第１回目の写真製版工程では、フォトレジストパターンを形成し、六弗化硫黄（ＳＦ6）ガス＋酸素（Ｏ2）ガスの混合ガスを用いた公知のドライエッチング法によりＭｏ膜をエッチングする。このときのＭｏ膜のエッチング速度は約２００ｎｍ／分とする。
【００５０】
その後、フォトレジストパターンを除去してゲート電極２、補助容量電極３、およびゲート配線４を得る。
【００５１】
図１５には、透明絶縁性基板１上に形成されたゲート電極２、補助容量電極３およびゲート配線４の平面図を示す。
【００５２】
次に、図５に示す工程において、透明絶縁性基板１上全体を覆うように第１の絶縁膜５を形成して、ゲート電極２（ゲート配線４）および補助容量電極３を覆った後、第１の絶縁膜５上に半導体膜６を成膜し、さらにその上にオーミックコンタクト膜７を成膜する。
【００５３】
その後、第２回目の写真製版工程を経て、半導体膜６およびオーミックコンタクト膜７をパターニングする。このとき、直線状の半導体積層膜ＳＬとともに、ＴＦＴが形成される活性領域層ＡＲも規定される。
【００５４】
また、半導体膜６およびオーミックコンタクト膜７のパターニングに際しては、後に画素電極３０（図２）が形成される画素表示領域には半導体膜６およびオーミックコンタクト膜７が延在しないようにパターニングを行う。
【００５５】
半導体膜６およびオーミックコンタクト膜７の好適な製造方法としては化学的気相成長（ＣＶＤ）法を使用し、窒化シリコン膜（ＳｉＮｘ：ｘは正数）を約４００ｎｍの厚さに形成して第１の絶縁膜５とし、アモルファスシリコン（ａ−Ｓｉ）膜を約１５０ｎｍの厚さに形成して半導体膜６とし、リン（Ｐ）を不純物として添加したｎ+のアモルファスシリコン（ｎ+のａ−Ｓｉ）膜を約５０ｎｍの厚さに形成してオーミックコンタクト膜７とする。
【００５６】
なお、上述した第２回目の写真製版工程では、フォトレジストパターンを形成し、六弗化硫黄（ＳＦ6）ガス＋塩素（ＨＣｌ）ガス＋ヘリウム（Ｈｅ）の混合ガスを用いた公知のドライエッチング法により、半導体膜６（ａ−Ｓｉ膜）およびオーミックコンタクト膜７（ｎ+のａ−Ｓｉ膜）をエッチングする。このときのエッチングレートは約３００ｎｍ／分とする。
【００５７】
その後、フォトレジストパターンを除去して、直線状の半導体積層膜ＳＬを得るとともに、活性領域層ＡＲを得る。図１６には、ゲート電極２、ゲート配線４および補助容量電極３上に一部重なるように半導体積層膜ＳＬおよび活性領域層ＡＲが形成された平面図を示す。
【００５８】
半導体膜６は、基本的には活性領域層ＡＲを構成するために設けるものであるが、後に形成されるソース配線の形成領域に合わせて直線状の半導体積層膜ＳＬの構成要素としても使用することで、ソース配線の冗長配線として利用することができ、ソース配線が断線したような場合でも電気信号の途絶を防止することが可能である。
【００５９】
次に、図６に示す工程において、透明絶縁性基板１上全体を覆うように第２の金属薄膜８を成膜する。
【００６０】
ここで、第２の金属薄膜８としてＭｏを用いる場合の好適な製造方法としては、Ａｒガスを用いた公知のスパッタリング法により、Ｍｏ膜を２００ｎｍの厚さで成膜する。
【００６１】
この場合のスパッタリング条件は、ＤＣマグネトロンスパッタリング方式を使用し、成膜パワー密度３Ｗ／ｃｍ2、Ａｒガス流量４０ｓｃｃｍとする。
【００６２】
次に、図７〜図９に示す工程において、第２の金属薄膜８上全体を覆うようにフォトレジスト９を形成し、第３回目の写真製版工程を経て、フォトレジスト９のパターニングを行う。
【００６３】
まず、図７に示す工程において、ノボラック樹脂系のポジ型フォトレジスト９をスピンコータにより約１．６μｍの厚さで塗布し、１２０℃で約９０秒のプリベークを行った後に、フォトマスクＲ１０を用いて第１の露光を行う。
【００６４】
フォトマスクＲ１０は、露光光１３を完全に透過する透過領域１２と露光光１３を完全に遮光する遮光領域１１とを有するような構成とし、第１の露光によって、まずフォトレジスト９には完全に露光される露光領域１５と、全く露光されない非露光領域１４とを形成する。
【００６５】
次に、図８に示す工程において、フォトマスクＲ１６を用いて第２の露光を行う。フォトマスクＲ１６は、ＴＦＴのチャネル部に対応する領域のみが露光光を透過する透過領域１７となっており、これ以外の領域では露光光を全く透過しない遮光領域１６となっている。
【００６６】
そして、第２の露光においては、フォトレジスト９を完全に露光するのではなく、露光した部分が、現像後に薄い膜厚で残存するように、第１の露光の約２０〜４０％の強度の露光光１８で露光を行う、いわゆるハーフ露光であり、フォトレジスト９にはハーフ露光領域１９が形成される。
【００６７】
以上のようにフォトレジスト９に対して二段階露光を行った後、有機アルカリ系の現像液で現像を行い、１２０℃で約１８０秒のポストベークを行うことで、図９に示すようにＴＦＴのチャネル部に対応する第１の厚さ部分２０（チャネル対応部）と、この第１の厚さ部分２０よりも厚い第２の厚さ部分２１と、第２の厚さ部分２１よりも厚い第３の厚さ部分２２の少なくとも３種類以上の異なる膜厚を有するフォトレジストパターンＲＰ１が形成される。
【００６８】
なお、各部分での厚さの一例は、第１の厚さ部分２０の膜厚が約０．４μｍ、第２の厚さ部分２１の膜厚が約１．４μｍ、第３の厚さ部分２２の膜厚が約１．６μｍ（または１．６μｍ以上）である。
【００６９】
なお、第２の厚さ部分２１は、半導体積層膜ＳＬ上および活性領域層ＡＲ上に形成され、第３の厚さ部分２２は、後に画素電極３０（図２）が形成される領域上に形成される。
【００７０】
次に、図１０に示す工程において、フォトレジストパターンＲＰ１をマスクとして、第２の金属薄膜８のエッチングを行う。ここでは、ＳＦ6ガス＋Ｏ2ガスの混合ガスを用いた公知のドライエッチング法を用いてエッチングを行った。
【００７１】
図１７には、半導体積層膜ＳＬ上および活性領域層ＡＲ上から後に画素電極３０（図２）が形成される領域上にかけて第２の金属薄膜８が形成された平面図を示す。なお、図１７ではフォトレジストパターンＲＰ１については記載を省略しているが、第２の金属薄膜８の上部にフォトレジストパターンＲＰ１が存在することは言うまでもない。
【００７２】
次に、図１１に示す工程において、酸素プラズマを用いた公知のレジストアッシングにより、フォトレジストパターンＲＰ１の第１の厚さ部分２０を除去し、第２の厚さ部分２１および第３の厚さ部分２２については残存させるようにフォトレジストパターンＲＰ１を全体的に薄くすることで、ＴＦＴのチャネル部２７（図２）に対応する部分が開口部２３となったフォトレジストパターンＲＰ２を形成する。
【００７３】
このとき、全体の薄膜化に伴って図１１に示すようにフォトレジストパターンＲＰ２の平面方向の大きさ（外形）がフォトレジストパターンＲＰ１よりも一回り小さくなるようにレジストアッシングの条件を設定する。
【００７４】
次に、図１２に示す工程において、フォトレジストパターンＲＰ２の開口部２３を介して、第２の金属薄膜８、オーミックコンタクト膜７を順次エッチングにより除去する。
【００７５】
ここで、これらの膜の好適なエッチング方法としては、ＳＦ6ガス＋Ｏ2ガスの混合ガスを用いた公知のドライエッチング法を使用し、エッチングレートは何れの膜においても２００〜３００ｎｍ／分とする。このように、第２の金属薄膜８およびオーミックコンタクト膜７の何れも、同じエッチングレートで除去することで、これらの膜をほぼ一様に一括してエッチングすることができる。
【００７６】
なお、エッチングによりパターニングされた第２の金属薄膜８は、半導体積層膜ＳＬ上ではソース配線２５となり、活性領域層ＡＲ上ではソース電極２４およびドレイン電極２６となる。なお、ドレイン電極２６は活性領域層ＡＲ上から後に画素電極３０（図２）が形成される領域上にかけて延在するようにパターニングされる。
【００７７】
その後、フォトレジストパターンＲＰ２を除去することで、図１３に示されるように、半導体積層膜ＳＬ上にはソース配線２５が配設され、活性領域層ＡＲ上にはソース電極２４およびドレイン電極２６が配設されることになる。ソース電極２４とドレイン電極２６との間には半導体膜６が露出した領域となり、当該領域がＴＦＴのチャネル部２７となる。
【００７８】
なお、フォトレジストパターンＲＰ２は、フォトレジストパターンＲＰ１に比べて外形が一回り小さくなっているので、ソース電極２４、ソース配線２５およびドレイン電極２６を形成する第２の金属薄膜８とオーミックコンタクト膜７の外形は、下層の半導体膜６の外形よりも小さくなり、上方から見ると、ソース配線２５およびソース電極２４の端面が半導体膜６の何れの端面よりも後退した位置となるように配設され、活性領域層ＡＲ上のドレイン電極２６の端面も、半導体膜６のほぼ平行な関係にある端面よりも後退した位置となるように配設されている。なお、上記においてほぼ平行としたのは、ドレイン電極２６の端面が、必ずしも半導体膜６の端面と平行になるようにパターニングされるとは限らず、ドレイン電極２６の端面が半導体膜６の端面に対して傾斜するように形成される場合もあることを想定してのことである。なお、ソース電極２４およびソース配線２５の端面においても同様の現象が起きることがある。
【００７９】
図１８には、ソース配線２５、ソース電極２４およびドレイン電極２６の平面図を示す。図１８に示すように、ソース電極２４はソース配線２５から分岐して活性領域層ＡＲ上に延在する直線状の形状を有し、ドレイン電極２６は、ゲート配線４に沿って延在する直線状の部分を有している。
【００８０】
なお上記においては、第２の金属薄膜８としてＭｏ膜を用い、弗素系ガス（ＳＦ6＋Ｏ2混合ガス）を用いたドライエッチング法でエッチングするプロセスを説明したが、金属薄膜材料やエッチングプロセスはこれらに限定されるものではなく、例えば第２の金属薄膜８としてＴｉを用い、フッ酸＋硝酸系のエッチング液を用いてエッチングする方法を採っても良い。
【００８１】
次に、図１４に示す工程において、透明絶縁性基板１上全体を覆うように第２の絶縁膜２８を形成した後、４回目の写真製版工程で、後に画素電極３０（図２）が形成される領域において、少なくともドレイン電極２６の表面に達する画素ドレインコンタクトホール２９を形成する。
【００８２】
より具体的には、化学的気相成長（ＣＶＤ）法を使用し、窒化シリコン膜（ＳｉＮｘ：ｘは正数）を約３００ｎｍの厚さに形成して第２の絶縁膜２８とした後に、上記第４回目の写真製版工程において、画素ドレインコンタクトホール２９が形成される部分が開口部となったフォトレジストパターンを形成し、弗素系ガスを用いた公知のドライエッチング法で第２の絶縁膜２８のエッチングを行って、ドレイン電極２６の表面に達する画素ドレインコンタクトホール２９を形成する。
【００８３】
図１９には、ドレイン電極２６上に画素ドレインコンタクトホール２９が形成された状態を平面図で示しているが、第２の絶縁膜２８については便宜的に記載を省略している。
【００８４】
最後に、透明絶縁性基板１上全体を覆うように透明導電性薄膜を成膜した後、第５回目の写真製版工程で、画素ドレインコンタクトホール２９を介して下層のドレイン電極２６と電気的に接続される画素電極３０を形成することで、図２に示されるような断面構成を有するＴＦＴアクティブマトリックス基板１００を得ることができる。
【００８５】
より具体的には、Ａｒガスを用いた公知のスパッタリング法により、酸化インジウム（Ｉｎ2Ｏ3）と酸化スズ（ＳｎＯ2）とを混合したＩＴＯ膜を１００ｎｍの厚さに成膜した後に、上記第５回目の写真製版工程において、画素電極３０が形成される部分がフォトレジストで覆われたフォトレジストパターンを形成し、塩酸＋硝酸を含む溶液を用いた公知のウエットエッチングにより、露出したＩＴＯ膜を除去することで、画素電極３０を形成する。
【００８６】
＜Ａ−３．特徴的作用効果＞
以上説明した本発明に係る実施の形態１のＴＦＴアクティブマトリックス基板１００においては、ソース配線２５、ソース電極２４およびドレイン電極２６の形成に際しては、まず、不要な部分の第２の金属薄膜８をフォトレジストパターンＲＰ１を用いて除去した後に、フォトレジストパターンＲＰ１をアッシングして薄膜化したフォトレジストパターンＲＰ２を使用してソース配線２５、ソース電極２４およびドレイン電極２６をパターニングするとともにＴＦＴチャネル部をパターニングするので、ゲート電極２、ゲート絶縁膜５、活性領域層ＡＲ、ソース電極２４およびドレイン電極２６で構成されるＴＦＴ構造部を３回の写真製版工程で形成可能であり、製造工程を簡略化できる。
【００８７】
また、フォトレジストパターンＲＰ１を用いて、比較的広い面積に渡る第２の金属薄膜８の不要な部分を除去し、フォトレジストパターンＲＰ２の開口部２３を介して第２の金属薄膜８およびオーミックコンタクト膜７を順次エッチングにより除去してＴＦＴチャネル部２７を形成する。
【００８８】
このため、第２の金属薄膜８を、ａ−Ｓｉ膜である半導体膜６およびｎ+のａ−Ｓｉ膜であるオーミックコンタクト膜７とエッチング選択性の取れない金属膜で形成する場合、あるいはエッチング選択性のないエッチングプロセスを使用する場合でも、第２の金属薄膜８およびオーミックコンタクト膜７を制御性良く除去することができ、ＴＦＴチャネル部２７を構成する半導体膜６の膜厚を正確に制御し、かつそのバラツキを抑えることができるので、ＴＦＴ特性のバラツキに起因する液晶表示装置の表示ムラを防止することができる。なお、これは半導体膜６およびオーミックコンタクト膜７にアモルファスのＳｉ膜を用いる場合に限定されず、多結晶シリコンを用いる場合でも同様の効果を得ることができる。
【００８９】
なお、フォトレジストパターンＲＰ１の形成に際しては、ハーフ露光を行うことで、レジスト材を完全に除去しない領域を形成することができ、当該領域をＴＦＴのチャネル部に対応する領域とすることで、アッシングにより当該部分を除去し、他の部分については薄膜化させるに止めて、フォトレジストパターンＲＰ２の平面方向の大きさ（外形）をフォトレジストパターンＲＰ１よりも一回り小さくすることができる。
【００９０】
また、フォトレジストパターンＲＰ２を用いたエッチングにより、ソース電極２４、ソース配線２５およびドレイン電極２６を形成する第２の金属薄膜８およびオーミックコンタクト膜７の外形を、半導体膜パターン６の外形よりも小さくすることで、上方から見た場合にソース配線２５およびソース電極２４の端面が半導体膜６の何れの端面よりも後退した位置となるように配設され、活性領域層ＡＲ上のドレイン電極２６の端面も、半導体膜６のほぼ平行な関係にある端面よりも後退した位置となるように配設することができるので、第２の金属薄膜８およびオーミックコンタクト膜７のドライエッチング時に、これらを構成する物質がエッチング面に導電性物質として再付着した場合でも、導電性物質によってソース電極２４とドレイン電極２６とが電気的に導通することを防止できる。なお、上記においてほぼ平行としたのは、ドレイン電極２６の端面が、必ずしも半導体膜６の端面と平行になるようにパターニングされるとは限らず、ドレイン電極２６の端面が半導体膜６の端面に対して傾斜するように形成される場合もあることを想定してのことである。なお、ソース電極２４およびソース配線２５の端面においても同様の現象が起きることがある。
【００９１】
この効果について図２０および図２１を用いてさらに説明する。
図２０および図２１は。活性領域層ＡＲを含むＴＦＴ構造部の構成を示す斜視図であり、図２０においては導電性再付着物が形成されていない状態を示し、図２１においては導電性再付着物ＣＲが形成された状態を示している。
【００９２】
図２１に示すように、第２の金属薄膜８およびオーミックコンタクト膜７のドライエッチング時に生成される導電性再付着物ＣＲは、主として半導体膜６の端縁部に堆積され、半導体膜６の主面上での堆積領域は、半導体膜６の端面からの長さで０．２μｍ程度の幅を有し、半導体膜６端縁部に沿って堆積している。なお、上述した０．２μｍは平均値であり、実際には０．１μｍ程度から最大で０．３μｍ程度である。
【００９３】
なお、半導体膜６の厚さは約１５０ｎｍ（０．１５μｍ）であり、半導体膜６の端面はほぼ全面的に導電性再付着物ＣＲで覆われている。
【００９４】
半導体膜６の端縁部にこのような導電性再付着物ＣＲが堆積した場合、ソース電極２４、ドレイン電極２６およびそれらの下層のオーミックコンタクト膜７が、半導体膜６の端面近傍位置まで延在していると、導電性再付着物ＣＲが電流リークパスとなってソース電極２４とドレイン電極２６とが電気的に導通し、ＴＦＴのオフ時のリーク電流が大きくなるという可能性がある。
【００９５】
しかし、本発明に係る実施の形態１のＴＦＴアクティブマトリックス基板１００においては、フォトレジストパターンＲＰ２の端面位置が平面方向で、フォトレジストパターンＲＰ１の対応する端面より０．３μｍ以上後退するように上記アッシング条件を設定し、当該フォトレジストパターンＲＰ２を用いて、第２の金属薄膜８およびオーミックコンタクト膜７をパターニングするので、ソース電極２４、ソース配線２５、ドレイン電極２６およびそれらの下層のオーミックコンタクト膜７の外形は、半導体膜６の外形よりも小さくできる。
【００９６】
そのため、図２１に示すように半導体膜６の端縁部に導電性再付着物ＣＲが堆積された場合でも、ソース電極２４、ドレイン電極２６およびそれらの下層のオーミックコンタクト膜７が、導電性再付着物ＣＲに接触することが防止され、導電性再付着物ＣＲが電流リークパスとなってソース電極２４とドレイン電極２６とが電気的に導通することを防止できる。
【００９７】
なお、先に説明したように、フォトレジストパターンＲＰ１の第１の厚さ部分２０の膜厚を約０．４μｍとしたが、これはハーフ露光による制御性を考慮した値であると同時に、上述したフォトレジストパターンＲＰ２の端面の後退距離を考慮した値である。
【００９８】
すなわち、第１の厚さ部分２０は酸素プラズマを用いたアッシングにより完全に除去されるが、このアッシングに際して、ほぼ等方的に、かつ、どの場所でもほぼ同じアッシング速度となるように条件を設定することで、フォトレジストパターンＲＰ２の端面においても約０．４μｍアッシングされ、その結果、フォトレジストパターンＲＰ２の端面がフォトレジストパターンＲＰ１よりも約０．４μｍ後退することになる。この値は、導電性再付着物ＣＲの最大幅０．３μｍよりも大きいので、導電性再付着物ＣＲによる電流リークパスの形成を確実に防ぐことができる。
【００９９】
このように、等方的なアッシングを行うことで、第１の厚さ部分２０の厚さによって、フォトレジストパターンＲＰ２の端面の後退距離を設定できるという利点がある。
【０１００】
また、本発明に係る実施の形態１のＴＦＴアクティブマトリックス基板１００においては、図５を用いて説明したように、画素電極３０が形成される画素表示領域には半導体膜６およびオーミックコンタクト膜７が延在しないようにパターニングしたので、画素表示領域にまで延在するドレイン電極２６の下部には半導体膜６およびオーミックコンタクト膜７が存在していない。このため、画素表示領域にバックライト光が照射される透過型液晶表示装置においてＴＦＴアクティブマトリックス基板１００を使用する場合、ａ−Ｓｉ膜である半導体膜６に光が照射されることがないので、光励起による電流の発生を抑えることができるので、ＴＦＴのオフ特性を劣化を防止することが可能となる。
【０１０１】
＜Ａ−４．変形例＞
実施の形態１においては、図７および図８を用いて説明したように、二段階露光によりフォトレジストパターンＲＰ１を形成する例を示したが、これに限定されるものではなく、１回の露光でフォトレジストパターンＲＰ１を形成することもできる。
【０１０２】
すなわち、図２２に示すように、ハーフ露光領域１９に対応する部分が、露光光の透過量が約２０〜４０％となる半透過領域３４となり、さらに露光光を完全に透過する透過領域３３と、露光光を完全に遮光する遮光領域３２とを有するフォトマスクＲ３１を用いて、ノボラック樹脂系のポジ型フォトレジスト９を露光する方法を採ることもできる。
【０１０３】
半透過領域３４を有するフォトマスクＲ３１は、露光に用いる波長領域（通常３５０ｎｍ〜４５０ｎｍ）の光１３の透過量を約２０〜４０％程度に減じるフィルター膜を半透過領域３４に対応する位置に形成するか、または、半透過領域３４をスリット開口形状のパターンとすることで光回折現象を利用して形成することができる。このような半透過領域３４を有するフォトマスクＲ３１を用いた場合は、１回の露光で、図９に示すような第１〜第３の厚さ部分２０、２１、２２を有するフォトレジストパターンＲＰ１を一括形成できるので、写真製版工程を簡略化することが可能となる。
【０１０４】
＜Ｂ．実施の形態２＞
＜Ｂ−１．装置構成＞
本発明に係る実施の形態２の電気光学表示装置として、ＴＦＴをスイッチング素子として用いた有機エレクトロルミネッセンス（ＥＬ）素子を備える自発光型の有機ＥＬ表示装置のＴＦＴアクティブマトリックス基板２００の平面構成を図２３に、また、図２３におけるＢ−Ｏ−Ｂ’線での断面構成を図２４に示す。
【０１０５】
図２３は、ＴＦＴアクティブマトリックス基板２００上の画素の１つを示す平面図であり、ＴＦＴアクティブマトリックス基板２００上には、このような画素がマトリックス状に複数配設されている。なお、図２３および図２４において、図１および図２に示したＴＦＴアクティブマトリックス基板１００と同様の構成については同一の符号を付し、重複する説明は省略する。
【０１０６】
図２３に示すように、ガラス基板などの透明絶縁性基板１上に、その一部がゲート電極２を構成するゲート配線４が配設されている。ゲート配線４は、透明絶縁性基板１上において一方向に直線的に延在するように配設されており、ここではその方向をＸ方向と呼称し、平面内においてＸ方向に直交する方向をＹ方向を呼称する。
【０１０７】
また、ゲート配線４の上方において、両者に直交するように直線状の半導体積層膜ＳＬが設けられている。半導体積層膜ＳＬは、半導体膜６の上にオーミックコンタクト膜７が積層されており、半導体積層膜ＳＬは、Ｙ方向に延在するように間隔を開けて複数配設され、隣り合う半導体積層膜ＳＬによって画素領域４０のＸ方向の大きさが規定される。
【０１０８】
半導体積層膜ＳＬはＹ方向に延在するだけでなく、ゲート配線４との交差部において分岐し、ゲート配線４に沿って延在する部分を有するように設けられており、そのうちの半導体膜６の部分がＴＦＴの活性領域層ＡＲを構成する。
【０１０９】
また、半導体積層膜ＳＬの上部には半導体積層膜ＳＬに沿って直線状のソース配線２５が設けられている。ソース配線２５は、半導体積層膜ＳＬと同様にゲート配線４との交差部において分岐し、ゲート配線４に沿って延在する部分を有しており、当該部分がＴＦＴのソース電極２４を構成する。なお、ソース電極２４の下層にはオーミックコンタクト膜７が存在している。
【０１１０】
また、活性領域層ＡＲ上から、陽極電極３８（画素電極）の下方の透明絶縁性基板１の上方にかけて延在するようにドレイン電極２６Ａが配設されている。
【０１１１】
ソース電極２４およびソース配線２５は、その端面が半導体膜６の何れの端面よりも後退した位置となるように配設され、活性領域層ＡＲ上のドレイン電極２６Ａの端面も、半導体膜６のほぼ平行な関係にある端面よりも後退した位置となるように配設されている。なお、上記においてほぼ平行としたのは、ドレイン電極２６Ａの端面が、必ずしも半導体膜６の端面と平行になるようにパターニングされるとは限らず、ドレイン電極２６Ａの端面が半導体膜６の端面に対して傾斜するように形成される場合もあることを想定してのことである。なお、ソース電極２４およびソース配線２５の端面においても同様の現象が起きることがある。
【０１１２】
なお、活性領域層ＡＲ上において、ソース電極２４とドレイン電極２６Ａとは間隔を開けて設けられており、両者の間の半導体膜６がＴＦＴチャネル部２７となる。また、ドレイン電極２６のＴＦＴチャネル部２７と平行する位置には、陽極電極３８に達する陽極ドレインコンタクトホール２９Ａが設けられている。
【０１１３】
また、画素領域４０を取り囲むように額縁４１が設けられ、額縁４１の端縁部より一回り広い領域を有するように電界発光層４２が設けられ、電界発光層４２の下部には電界発光層４２よりも一回り広い領域を有する陽極電極３８が設けられている。なお、画素がマトリックス状に複数配設された表示領域上には陰極電極が全面的に設けられ、また、Ａｒのような不活性ガスまたは窒素ガス等を封じ込める封止材が設けられているが、それについては図示は省略している。
【０１１４】
次に、ＴＦＴアクティブマトリックス基板２００の断面構成を図２４を用いて説明する。
図２４に示すように、透明絶縁性基板１上にゲート電極２（ゲート配線４）が配設され、ゲート電極２（ゲート配線４）上を含めて、透明絶縁性基板１上全体を覆うように第１の絶縁膜５が配設されている。なお、第１の絶縁膜５はゲート電極２の直上の部分においてはゲート絶縁膜として機能する。
【０１１５】
第１の絶縁膜５上には半導体膜６が配設され、半導体膜６上にはオーミックコンタクト膜７が配設されている。なお、半導体膜６においてＴＦＴチャネル部２７となる部分には、オーミックコンタクト膜７は配設されていない。
【０１１６】
また、オーミックコンタクト膜７の上部にはソース配線２５が配設されるが、活性領域層ＡＲにおけるオーミックコンタクト膜７の上部は、ＴＦＴチャネル部２７を間に挟んで、ソース電極２４が配設される部分と、ドレイン電極２６が配設される部分とに分かれている。
【０１１７】
なお、ドレイン電極２６は、オーミックコンタクト膜７の上部から半導体膜６の側面および第１の絶縁膜５の上部にかけて延在している。
【０１１８】
そして、ソース配線２５、ソース電極２４およびドレイン電極２６Ａ上を含めて、透明絶縁性基板１上全体を覆うように第２の絶縁膜２８が配設されている。
【０１１９】
また、第２の絶縁膜２８上全体を覆うように感光性の有機樹脂膜で構成される層間絶縁膜３６が配設され、層間絶縁膜３６および第２の絶縁膜２８を貫通してドレイン電極２６Ａ上に達する陽極ドレインコンタクトホール２９Ａが設けられている。
【０１２０】
そして、層間絶縁膜３６の画素領域４０に対応する部分を覆うとともに、陽極ドレインコンタクトホール２９Ａの内面を覆ってドレイン電極２６Ａに接触するように反射膜３８ａが配設されている。さらに、反射膜３８ａ上にはＩＴＯ膜３８ｂが配設され、反射膜３８ａとＩＴＯ膜３８ｂとで陽極電極３８を構成している。
【０１２１】
また、画素領域４０を取り囲むように有機樹脂で構成される額縁層４１が設けられ、画素領域４０に対応する部分が開口部５０となっている。なお、額縁層４１は隣り合う画素間の層間絶縁膜３６上においては平坦面となるように設けられている。
【０１２２】
そして、開口部５０の底面部に対応する陽極電極３８の上部には電界発光層４２が配設され、また、額縁層４１の平坦面上を覆うとともに、開口部５０の内面を覆って電界発光層４２に接触するように陰極電極４３が設けられている。
【０１２３】
そして、陰極電極４３を含めて画素がマトリックス状に複数配設された表示領域上には、Ａｒのような不活性ガスまたはＮ2ガス等が封じ込められるように封止材４４によって覆われている。なお、封止材４４は表示領域外において終端し、陰極電極４３は表示領域外に設けられた外部からの信号を入力する端子接続部の接地端子に電気的に接続される構成となっている。
【０１２４】
＜Ｂ−２．製造方法＞
次に、製造工程を順に示す断面図である図２５〜図３９を用いて、ＴＦＴアクティブマトリックス基板２００の製造方法について説明する。なお、図２５〜図３９に示す断面は、図１におけるＢ−Ｏ−Ｂ’線での断面に対応する。また、図４０〜図４６には、各工程における平面図を示している。
【０１２５】
まず、図２５に示す工程において、ガラス基板などの透明絶縁性基板１上に第１の金属薄膜（図示せず）を成膜した後に、第１回目の写真製版工程を経て、少なくともゲート電極２およびゲート配線４をパターニングする。ここで、第１の金属薄膜としては電気的比抵抗値の低いＡｌやＭｏあるいはこれらを主成分とする合金を用いることが好ましい。なお、第１の金属薄膜の好適な製造方法については実施の形態１において説明した方法と同じであるので、説明は省略する。
【０１２６】
図４０には、透明絶縁性基板１上に形成されたゲート電極２およびゲート配線４の平面図を示す。
【０１２７】
次に、図２６に示す工程において、透明絶縁性基板１上全体を覆うように第１の絶縁膜５を形成して、ゲート電極２（ゲート配線４）を覆った後、第１の絶縁膜５上に半導体膜６を成膜し、さらにその上にオーミックコンタクト膜７を成膜する。
【０１２８】
その後、第２回目の写真製版工程を経て、半導体膜６およびオーミックコンタクト膜７をパターニングする。このとき、直線状の半導体積層膜ＳＬとともに、ＴＦＴが形成される活性領域層ＡＲも規定される。
【０１２９】
半導体膜６およびオーミックコンタクト膜７の好適な製造方法については実施の形態１において説明した方法と同じであるので、説明は省略する。
【０１３０】
図４１には、ゲート電極２およびゲート配線４上に一部重なるように半導体積層膜ＳＬおよび活性領域層ＡＲが形成された平面図を示す。
【０１３１】
半導体膜６は、基本的には活性領域層ＡＲを構成するために設けるものであるが、後に形成されるソース配線の形成領域に合わせて形成される直線状の半導体積層膜ＳＬの構成要素としても使用することで、ソース配線の冗長配線として利用することができ、ソース配線が断線したような場合でも電気信号の途絶を防止することが可能である。
【０１３２】
次に、図２７に示す工程において、透明絶縁性基板１上全体を覆うように第２の金属薄膜８を成膜する。なお、第２の金属薄膜８の好適な製造方法については実施の形態１において説明した方法と同じであるので、説明は省略する。
【０１３３】
次に、図２８〜図３０に示す工程において、第２の金属薄膜８上全体を覆うようにフォトレジスト９を形成し、第３回目の写真製版工程を経て、フォトレジスト９のパターニングを行いフォトレジストパターンＲＰ１を形成する。なお、フォトレジストパターンＲＰ１の形成方法については、図７〜図９を用いて説明した方法と同じであるので、説明は省略する。
【０１３４】
次に、図３１に示す工程において、フォトレジストパターンＲＰ１をマスクとして、第２の金属薄膜８のエッチングを行う。ここでは、ＳＦ6ガス＋Ｏ2ガスの混合ガスを用いた公知のドライエッチング法を用いてエッチングを行った。
【０１３５】
図４２には、半導体積層膜ＳＬ上および活性領域層ＡＲ上から後に陽極電極３８（図２４）が形成される領域上にかけて第２の金属薄膜８が形成された平面図を示す。なお、図４２ではフォトレジストパターンＲＰ１については記載を省略しているが、第２の金属薄膜８の上部にフォトレジストパターンＲＰ１が存在することは言うまでもない。
【０１３６】
次に、図３２に示す工程において、酸素プラズマを用いた公知のレジストアッシングにより、フォトレジストパターンＲＰ１の第１の厚さ部分２０を除去し、第２の厚さ部分２１および第３の厚さ部分２２については残存させるようにフォトレジストパターンＲＰ１を全体的に薄くすることで、ＴＦＴのチャネル部２７（図２４）に対応する部分が開口部２３となったフォトレジストパターンＲＰ２を形成する。
【０１３７】
このとき、全体の薄膜化に伴って図３２に示すようにフォトレジストパターンＲＰ２の平面方向の大きさ（外形）がフォトレジストパターンＲＰ１よりも一回り小さくなるようにレジストアッシングの条件を設定する。
【０１３８】
次に、図３３に示す工程において、フォトレジストパターンＲＰ２の開口部２３を介して、第２の金属薄膜８、オーミックコンタクト膜７を順次エッチングにより除去する。これらの膜の好適なエッチング方法については、実施の形態１において説明した方法と同じであるので、説明は省略する。
【０１３９】
なお、エッチングによりパターニングされた第２の金属薄膜８は、半導体積層膜ＳＬ上ではソース配線２５となり、活性領域層ＡＲ上ではソース電極２４およびドレイン電極２６Ａとなる。なお、ドレイン電極２６Ａは活性領域層ＡＲ上から後に陽極電極３８（図２４）が形成される領域上にかけて延在するようにパターニングされる。
【０１４０】
その後、フォトレジストパターンＲＰ２を除去することで、図３４に示されるように、半導体積層膜ＳＬ上にはソース配線２５が配設され、活性領域層ＡＲ上にはソース電極２４およびドレイン電極２６Ａが配設されることになる。
【０１４１】
フォトレジストパターンＲＰ２は、フォトレジストパターンＲＰ１に比べて外形が一回り小さくなっているので、ソース電極２４、ソース配線２５およびドレイン電極２６Ａを形成する第２の金属薄膜８とオーミックコンタクト膜７の外形は、下層の半導体膜６の外形よりも小さくなり、上方から見ると、ソース配線２５およびソース電極２４の端面が半導体膜６の何れの端面よりも後退した位置となるように配設され、活性領域層ＡＲ上のドレイン電極２６Ａの端面も、半導体膜６のほぼ平行な関係にある端面よりも後退した位置となるように配設することができる。なお、上記においてほぼ平行としたのは、ドレイン電極２６Ａの端面が、必ずしも半導体膜６の端面と平行になるようにパターニングされるとは限らず、ドレイン電極２６Ａの端面が半導体膜６の端面に対して傾斜するように形成される場合もあることを想定してのことである。なお、ソース電極２４およびソース配線２５の端面においても同様の現象が起きることがある。
【０１４２】
図４３には、ソース配線２５、ソース電極２４およびドレイン電極２６Ａの平面図を示す。図４３に示すように、ソース電極２４はソース配線２５から分岐して活性領域層ＡＲ上に延在する直線状の形状を有している。
【０１４３】
次に、図３５に示す工程において、透明絶縁性基板１上全体を覆うように第２の絶縁膜２８を形成した後、感光性の有機樹脂膜で構成される層間絶縁膜３６を塗布し、第４回目の写真製版工程で、ドレイン電極２６Ａの表面まで貫通するコンタクトホール２９Ａを形成する。
【０１４４】
なお、第２の絶縁膜２８の好適な製造方法については、実施の形態１において説明した方法と同じであるので説明は省略する。
【０１４５】
層間絶縁膜３６の好適な製造方法としては、アクリル系の感光性樹脂膜、例えばＪＳＲ（株）製の製品名ＰＣ３３５を約２μｍの膜厚となるようにスピンコート法を用いて塗布し、第４回目の写真製版工程により層間絶縁膜３６を貫通して第２の絶縁膜２８の表面に達するコンタクトホールを形成する。
【０１４６】
さらに公知の弗素系ガスを用いて、当該コンタクトホール底面の第２の絶縁膜２８をエッチング除去することによって、ドレイン電極２６Ａの表面に達する陽極ドレインコンタクトホール２９Ａを得る。
【０１４７】
図４４には、ドレイン電極２６Ａ上に陽極ドレインコンタクトホール２９Ａが形成された状態を平面図で示しているが、第２の絶縁膜２８については便宜的に記載を省略している。
【０１４８】
次に、図３６に示す工程において、透明絶縁性基板１上全体を覆うように第３の金属薄膜（図示せず）を成膜し、第５回目の写真製版工程で画素領域４０（図２４）に陽極電極３８を形成する。
【０１４９】
図４５には、画素領域４０に対応する部分に陽極電極３８が形成された状態を平面図で示している。
【０１５０】
ここで、第３の金属薄膜の好適な製造方法としては、公知のスパッタリング法を用いてＡｌ（アルミニウム）を主成分として含むＡｌ合金で構成される反射膜３８ａを約３００ｎｍの厚さで成膜した後、スパッタリング法を用いてアモルファスのＩＴＯ（ａ−ＩＴＯ）膜３８ｂを約１０ｎｍの厚さで成膜する。
【０１５１】
その後、上述した第５回目の写真製版工程でフォトレジストパターンを形成し、エッチングを行うことによって陽極電極３８をパターニングする。なお、このエッチングは、先に説明した第１および第２の金属薄膜と同様に、公知のドライエッチング法を用いても良いが、ＩＴＯ膜３８ｂは、公知のリン酸＋硝酸＋酢酸で構成されるＡｌ合金用エッチング液でエッチングすることが可能であるので、リン酸＋硝酸＋酢酸を含む溶液を用いて下層のＡｌ合金の反射膜３８ａと上層のＩＴＯ膜３８ｂを同時一括エッチングする方法を採っても良い。
【０１５２】
なお、ＩＴＯ膜３８ｂには下層の反射膜３８ａと同時一括エッチングができるという利点の他、仕事関数が、Ａｌ合金の４．０ｅＶ前後に比べて約５．０ｅＶと高い値を有するので、有機ＥＬ材料等で構成される電界発光層に注入するホールキャリアの効率を高めることができ、有機ＥＬ表示素子の発光効率を高めることができるという利点も有する。
【０１５３】
さらに、ＩＴＯ膜３８ｂはアモルファス状態のため、多結晶質と異なり、結晶粒界の存在による表面の凹凸がほとんどないので、表面凹凸によるホールキャリア注入不良に起因した発光表示不良を防止することが可能である。
【０１５４】
このような利点を有するアモルファス状態のＩＴＯ膜３８は、例えばＡｒガスに水（Ｈ2Ｏ）ガスを添加した混合ガス中でのスパッタリング法により形成することができる。
【０１５５】
また、ＩＴＯ膜３８ｂの代わりに、酸化インジウム（Ｉｎ2Ｏ3）と酸化亜鉛（ＺｎＯ）を混合させたＩＺＯ膜、あるいはＩＴＯ膜に酸化亜鉛（ＺｎＯ）を混合させたＩＴＺＯ膜などを用いることも可能である。
【０１５６】
ＩＺＯ膜やＩＴＺＯ膜は、シュウ酸系エッチング液でエッチングできるが、公知のリン酸＋硝酸＋酢酸を含むＡｌ合金用エッチング液でもエッチングできるので、下層の反射膜３８ａと同時一括エッチングが可能である。
【０１５７】
次に、図３７に示す工程において、電界発光層となる有機ＥＬ層を形成するための画素領域４０（図２４）を規定するために、まず、透明絶縁性基板１上全体を覆うようにポリイミド等で構成される有機樹脂層を塗布形成し、第６回目の写真製版工程で、画素領域４０に対応する部分が開口部５０となった額縁層４１を形成する。
【０１５８】
額縁層４１を形成する有機樹脂膜は、有機ＥＬ層の特性や信頼性に影響を及ぼす吸着水分の少ないポリイミド系の材料を用いるのが望ましい。
【０１５９】
額縁層４１の好適な製造方法としては、東レ（株）製の製品名ＤＬ１００を約２μｍの膜厚で塗布し、上述した第６回目の写真製版工程を用いて、陽極電極３８の表面に達する開口部５０を有する額縁層４１をパターニング形成する。
【０１６０】
図４６には、画素領域４０に対応する部分に開口部５０を有する額縁層４１が形成された状態を平面図で示している。
【０１６１】
次に、図３８に示す工程において、開口部５０の底面に露出する陽極電極３８の表面に有機ＥＬ材料を形成して電界発光層４２を得る。
【０１６２】
電界発光層４２の好適な製造方法としては、公知の蒸着法を用いて、陽極電極３８上にホール輸送層、有機ＥＬ層、電子輸送層をこの順に積層することで得ることができる。
【０１６３】
ここで、ホール輸送層としては公知のトリアリールアミン類、芳香族ヒドラゾン類、芳香族置換ピラゾリン類、スチルベン類等の有機系材料から幅広く選択することができ、例えばＮ，Ｎ−ジフェニル−Ｎ，Ｎ−ビス（３−メチルフェニル）−１，１‘−ジフェニル−４，４’ジアミン（ＴＰＤ）等を１〜２００ｎｍの膜厚で形成する。
【０１６４】
また、有機ＥＬ層としては、公知のジシアノメチレンピラン誘導体（赤色発光）、クマリン系（緑色発光）、キナクリドン系（緑色発光）、テトラフェニルブタジエン系（青色発光）、ジスチリルベンゼン系（青色発光）等の材料を１〜２００ｎｍの厚さで形成する。
【０１６５】
電子輸送層としては公知のオキサジアゾール誘導体、トリアゾール誘導体、クマリン誘導体等から選ばれる材料を１〜２００ｎｍの膜厚で形成する。
【０１６６】
なお上記においては、電界発光層４２をホール輸送層、有機ＥＬ層、電子輸送層を順次積層した構成としたが、さらに電界発光層の発光効率を上げるために、ホール輸送層をホール注入層とホール輸送層の２層構造とし、また電子輸送層を電子輸送層と電子注入層の２層構造としても良い。
【０１６７】
次に、図３９に示す工程において、開口部５０の内面を含む透明絶縁性基板１上全体を覆うように、ＩＴＯ膜等の透明導電性膜を成膜し、第７回目の写真製版工程で陰極電極４３を形成する。
【０１６８】
陰極電極４３は、陽極電極３８の対向電極として電界発光層４２を挟むようにして形成され、画素領域４０において下層の電界発光層４２に接続されるように構成される。なお、陰極電極４３は主面が高い平坦性を有していることが好ましい。
【０１６９】
陰極電極４３の好適な製造方法としては、ＡｒガスにＨ2Ｏガスを混合させたガス中でスパッタリングすることにより、アモルファス状のａ−ＩＴＯ膜を１００ｎｍの厚みで成膜することで得られる。
【０１７０】
その後、写真製版工程でフォトレジストパターンを形成し、公知のシュウ酸系のエッチング液を用いてエッチングした後に、フォトレジストパターンを除去して陰極電極４３を得た。
【０１７１】
なお、陰極電極４３としては、ａ−ＩＴＯ膜の代わりにＩＺＯ膜あるいはＩＴＺＯ膜を用いることが可能である。
【０１７２】
最後に、水分や不純物による表示パネルの発光特性の低下を防止するために、電界発光層４２を含む画素表示領域全体を、Ａｒのような不活性ガスまたはＮ2ガス等が封じ込められた封止材４４によって封止することで、図２４に示されるような断面構成を有するＴＦＴアクティブマトリックス基板２００を得ることができる。
【０１７３】
なお、封止材４４としては透明なガラス材を用い、ＴＦＴアクティブマトリックス基板２００の表示パネルの外周部分にシール剤を形成し、圧着することにより封止を行った。
【０１７４】
＜Ｂ−３．特徴的作用効果＞
以上説明した本発明に係る実施の形態２のＴＦＴアクティブマトリックス基板２００においては、ゲート電極２、ゲート絶縁膜５、活性領域層ＡＲ、ソース電極２４およびドレイン電極２６Ａで構成されるＴＦＴ構造部を３回の写真製版工程で形成可能であり、製造工程を簡略化できる。
【０１７５】
また、フォトレジストパターンＲＰ１を用いて、比較的広い面積に渡る第２の金属薄膜８の不要な部分を除去し、フォトレジストパターンＲＰ２の開口部２３を介して第２の金属薄膜８およびオーミックコンタクト膜７を順次エッチングにより除去してＴＦＴチャネル部２７を形成する。
【０１７６】
このため、第２の金属薄膜８を、ａ−Ｓｉ膜である半導体膜６およびｎ+のａ−Ｓｉ膜であるオーミックコンタクト膜７とエッチング選択性の取れない金属膜で形成する場合、あるいはエッチング選択性のないエッチングプロセスを使用する場合でも、第２の金属薄膜８およびオーミックコンタクト膜７を制御性良く除去することができ、ＴＦＴチャネル部２７を構成する半導体膜６の膜厚を正確に制御し、かつそのバラツキを抑えることができるので、ＴＦＴ特性のバラツキに起因する有機ＥＬ表示装置の表示ムラを防止することができる。
【０１７７】
また、フォトレジストパターンＲＰ２を用いたエッチングにより、ソース電極２４、ソース配線２５およびドレイン電極２６Ａを形成する第２の金属薄膜８およびオーミックコンタクト膜７の外形を、半導体膜パターン６の外形よりも小さくすることで、上方から見た場合に、ソース配線２５およびソース電極２４の端面が半導体膜６の何れの端面よりも後退した位置となるように配設され、活性領域層ＡＲ上のドレイン電極２６の端面も、半導体膜６のほぼ平行な関係にある端面よりも後退した位置となるように配設することができるので、第２の金属薄膜８およびオーミックコンタクト膜７のドライエッチング時に、これらを構成する物質がエッチング面に導電性物質として再付着した場合でも、これら導電性物質によってソース電極２４とドレイン電極２６Ａとが電気的に導通することを防止できる。
【図面の簡単な説明】
【０１７８】
【図１】本発明に係る実施の形態１のＴＦＴアクティブマトリックス基板の構成を示す平面図である。
【図２】本発明に係る実施の形態１のＴＦＴアクティブマトリックス基板の構成を示す断面図である。
【図３】本発明に係る実施の形態１のＴＦＴアクティブマトリックス基板をマトリックス状に配設した状態を示す平面図である。
【図４】本発明に係る実施の形態１のＴＦＴアクティブマトリックス基板の製造工程を示す断面図である。
【図５】本発明に係る実施の形態１のＴＦＴアクティブマトリックス基板の製造工程を示す断面図である。
【図６】本発明に係る実施の形態１のＴＦＴアクティブマトリックス基板の製造工程を示す断面図である。
【図７】本発明に係る実施の形態１のＴＦＴアクティブマトリックス基板の製造工程を示す断面図である。
【図８】本発明に係る実施の形態１のＴＦＴアクティブマトリックス基板の製造工程を示す断面図である。
【図９】本発明に係る実施の形態１のＴＦＴアクティブマトリックス基板の製造工程を示す断面図である。
【図１０】本発明に係る実施の形態１のＴＦＴアクティブマトリックス基板の製造工程を示す断面図である。
【図１１】本発明に係る実施の形態１のＴＦＴアクティブマトリックス基板の製造工程を示す断面図である。
【図１２】本発明に係る実施の形態１のＴＦＴアクティブマトリックス基板の製造工程を示す断面図である。
【図１３】本発明に係る実施の形態１のＴＦＴアクティブマトリックス基板の製造工程を示す断面図である。
【図１４】本発明に係る実施の形態１のＴＦＴアクティブマトリックス基板の製造工程を示す断面図である。
【図１５】本発明に係る実施の形態１のＴＦＴアクティブマトリックス基板の製造工程を示す平面図である。
【図１６】本発明に係る実施の形態１のＴＦＴアクティブマトリックス基板の製造工程を示す平面図である。
【図１７】本発明に係る実施の形態１のＴＦＴアクティブマトリックス基板の製造工程を示す平面図である。
【図１８】本発明に係る実施の形態１のＴＦＴアクティブマトリックス基板の製造工程を示す平面図である。
【図１９】本発明に係る実施の形態１のＴＦＴアクティブマトリックス基板の製造工程を示す平面図である。
【図２０】ＴＦＴ構造部を示す斜視図である。
【図２１】導電性再付着物が形成されたＴＦＴ構造部を示す斜視図である。
【図２２】本発明に係る実施の形態１のＴＦＴアクティブマトリックス基板の製造工程の変形例を示す断面図である。
【図２３】本発明に係る実施の形態２のＴＦＴアクティブマトリックス基板の構成を示す平面図である。
【図２４】本発明に係る実施の形態２のＴＦＴアクティブマトリックス基板の構成を示す断面図である。
【図２５】本発明に係る実施の形態２のＴＦＴアクティブマトリックス基板の製造工程を示す断面図である。
【図２６】本発明に係る実施の形態２のＴＦＴアクティブマトリックス基板の製造工程を示す断面図である。
【図２７】本発明に係る実施の形態２のＴＦＴアクティブマトリックス基板の製造工程を示す断面図である。
【図２８】本発明に係る実施の形態２のＴＦＴアクティブマトリックス基板の製造工程を示す断面図である。
【図２９】本発明に係る実施の形態２のＴＦＴアクティブマトリックス基板の製造工程を示す断面図である。
【図３０】本発明に係る実施の形態２のＴＦＴアクティブマトリックス基板の製造工程を示す断面図である。
【図３１】本発明に係る実施の形態２のＴＦＴアクティブマトリックス基板の製造工程を示す断面図である。
【図３２】本発明に係る実施の形態２のＴＦＴアクティブマトリックス基板の製造工程を示す断面図である。
【図３３】本発明に係る実施の形態２のＴＦＴアクティブマトリックス基板の製造工程を示す断面図である。
【図３４】本発明に係る実施の形態２のＴＦＴアクティブマトリックス基板の製造工程を示す断面図である。
【図３５】本発明に係る実施の形態２のＴＦＴアクティブマトリックス基板の製造工程を示す断面図である。
【図３６】本発明に係る実施の形態２のＴＦＴアクティブマトリックス基板の製造工程を示す断面図である。
【図３７】本発明に係る実施の形態２のＴＦＴアクティブマトリックス基板の製造工程を示す断面図である。
【図３８】本発明に係る実施の形態２のＴＦＴアクティブマトリックス基板の製造工程を示す断面図である。
【図３９】本発明に係る実施の形態２のＴＦＴアクティブマトリックス基板の製造工程を示す断面図である。
【図４０】本発明に係る実施の形態２のＴＦＴアクティブマトリックス基板の製造工程を示す平面図である。
【図４１】本発明に係る実施の形態２のＴＦＴアクティブマトリックス基板の製造工程を示す平面図である。
【図４２】本発明に係る実施の形態２のＴＦＴアクティブマトリックス基板の製造工程を示す平面図である。
【図４３】本発明に係る実施の形態２のＴＦＴアクティブマトリックス基板の製造工程を示す平面図である。
【図４４】本発明に係る実施の形態２のＴＦＴアクティブマトリックス基板の製造工程を示す平面図である。
【図４５】本発明に係る実施の形態２のＴＦＴアクティブマトリックス基板の製造工程を示す平面図である。
【図４６】本発明に係る実施の形態２のＴＦＴアクティブマトリックス基板の製造工程を示す平面図である。
【符号の説明】
【０１７９】
４ ゲート配線、６ 半導体膜、７ オーミックコンタクト膜、８ 第２の金属薄膜、２３ 開口部、２４ ソース電極、２５ ソース配線、２６ ドレイン電極、２７ ＴＦＴチャネル部、３０ 画素電極、ＡＲ 活性領域層、ＲＰ１，ＲＰ２ フォトレジストパターン。
【特許請求の範囲】
【請求項１】
絶縁性基板と、
前記絶縁性基板上にアレイ状に配設され、薄膜トランジスタが電気的に接続された画素電極を有する複数の表示画素と、
前記薄膜トランジスタを順次的に走査選択するゲート配線と、
前記画素電極に電気信号を与えるソース配線と、を有し、
前記ゲート配線と前記ソース配線とが平面視的に直交してマトリックス状をなすアクティブマトリックス基板を備えた電気光学表示装置であって、
前記薄膜トランジスタは、
前記ソース配線の下層に配設された半導体膜から分岐した活性領域層と、 前記活性領域層上に間隔を開けて選択的に配設されたソース電極およびドレイン電極とを有し、
前記活性領域層上において、少なくとも前記ソース電極は、その端面位置が前記活性領域層のいずれの端面位置よりも所定距離以上後退した位置となるように配設され、
前記ドレイン電極は、前記活性領域層上から画素表示領域の前記絶縁性基板の上方にかけて延在するように配設され、
前記画素表示領域における前記ドレイン電極の下層には、前記活性領域層を有しない、電気光学表示装置。
【請求項２】
前記所定距離は０．３μｍである、請求項１記載の電気光学表示装置。
【請求項３】
絶縁性基板と、前記絶縁性基板上にアレイ状に配設され、薄膜トランジスタが電気的に接続された画素電極を有する複数の表示画素と、前記薄膜トランジスタを順次的に走査選択するゲート配線と、前記画素電極に電気信号を与えるソース配線とを有し、前記ゲート配線と前記ソース配線とが平面視的に直交してマトリックス状をなすアクティブマトリックス基板を備えた電気光学表示装置の製造方法であって、
(ａ)前記絶縁性基板上に第１の導電性薄膜を成膜した後に第１回目の写真製版を行って前記ゲート配線をパターニングする工程と、
(ｂ)前記ゲート配線の上方に、半導体膜およびオーミックコンタクト膜を順に成膜した後、第２回目の写真製版を行って、前記半導体膜および前記オーミックコンタクト膜をパターニングして、前記ソース配線の下層膜を形成するとともに、前記半導体膜から分岐した活性領域層を形成する工程と、
(ｃ)前記工程(ｂ)の後に、前記絶縁性基板上の全面に渡って第２の導電性薄膜を成膜した後、前記第２の導電性薄膜をパターニングする工程と、を備え、
前記工程(ｃ)は、
(ｃ−１)第３回目の写真製版を行って前記第２の導電性薄膜上に、前記下層膜上および前記活性領域層上から画素表示領域の前記絶縁性基板の上方にかけて延在するとともに、前記薄膜トランジスタのチャネル部に対応するチャネル対応部が、他の部分よりも薄くなった第１のレジストパターンを形成する工程と、
(ｃ−２)前記第１のレジストパターンに覆われない前記第２の導電性薄膜をエッチングにより除去する工程と、
(ｃ−３)前記工程(ｃ−２)の後に、前記第１のレジストパターンをアッシングして薄膜化するとともに、前記チャネル対応部を除去して開口部となった第２のレジストパターンを形成する工程と、
(ｃ−４)前記第２のレジストパターンの前記開口部を介して、前記チャネル部に対応する前記第２の導電性薄膜および前記オーミックコンタクト膜を順次エッチングにより除去するとともに、前記第２のレジストパターンで覆われない前記第２の導電性薄膜および前記オーミックコンタクト膜を順次エッチングにより除去することで、前記活性領域層上に間隔を開けてソース電極およびドレイン電極をパターニングするとともに、前記ソース配線をパターニングする工程とを有する、電気光学表示装置の製造方法。
【請求項４】
前記工程(ｃ−３)は、
前記チャネル対応部に残るレジストのアッシング速度と、前記第１のレジストパターンの側面のアッシング速度とが同程度となる条件でアッシングを行う工程を含む、請求項３記載の電気光学表示装置の製造方法。
【請求項５】
前記工程(ｃ−１)は、
前記第１のレジストパターンのレジスト材として、ポジ型レジストを使用し、
前記第１のレジストパターンの前記チャネル対応部に対する露光強度が、前記他の部分に対する露光強度の２０〜４０％となったハーフ露光を行う工程を含む、請求項３記載の電気光学表示装置の製造方法。
【請求項１】
絶縁性基板と、
前記絶縁性基板上にアレイ状に配設され、薄膜トランジスタが電気的に接続された画素電極を有する複数の表示画素と、
前記薄膜トランジスタを順次的に走査選択するゲート配線と、
前記画素電極に電気信号を与えるソース配線と、を有し、
前記ゲート配線と前記ソース配線とが平面視的に直交してマトリックス状をなすアクティブマトリックス基板を備えた電気光学表示装置であって、
前記薄膜トランジスタは、
前記ソース配線の下層に配設された半導体膜から分岐した活性領域層と、 前記活性領域層上に間隔を開けて選択的に配設されたソース電極およびドレイン電極とを有し、
前記活性領域層上において、少なくとも前記ソース電極は、その端面位置が前記活性領域層のいずれの端面位置よりも所定距離以上後退した位置となるように配設され、
前記ドレイン電極は、前記活性領域層上から画素表示領域の前記絶縁性基板の上方にかけて延在するように配設され、
前記画素表示領域における前記ドレイン電極の下層には、前記活性領域層を有しない、電気光学表示装置。
【請求項２】
前記所定距離は０．３μｍである、請求項１記載の電気光学表示装置。
【請求項３】
絶縁性基板と、前記絶縁性基板上にアレイ状に配設され、薄膜トランジスタが電気的に接続された画素電極を有する複数の表示画素と、前記薄膜トランジスタを順次的に走査選択するゲート配線と、前記画素電極に電気信号を与えるソース配線とを有し、前記ゲート配線と前記ソース配線とが平面視的に直交してマトリックス状をなすアクティブマトリックス基板を備えた電気光学表示装置の製造方法であって、
(ａ)前記絶縁性基板上に第１の導電性薄膜を成膜した後に第１回目の写真製版を行って前記ゲート配線をパターニングする工程と、
(ｂ)前記ゲート配線の上方に、半導体膜およびオーミックコンタクト膜を順に成膜した後、第２回目の写真製版を行って、前記半導体膜および前記オーミックコンタクト膜をパターニングして、前記ソース配線の下層膜を形成するとともに、前記半導体膜から分岐した活性領域層を形成する工程と、
(ｃ)前記工程(ｂ)の後に、前記絶縁性基板上の全面に渡って第２の導電性薄膜を成膜した後、前記第２の導電性薄膜をパターニングする工程と、を備え、
前記工程(ｃ)は、
(ｃ−１)第３回目の写真製版を行って前記第２の導電性薄膜上に、前記下層膜上および前記活性領域層上から画素表示領域の前記絶縁性基板の上方にかけて延在するとともに、前記薄膜トランジスタのチャネル部に対応するチャネル対応部が、他の部分よりも薄くなった第１のレジストパターンを形成する工程と、
(ｃ−２)前記第１のレジストパターンに覆われない前記第２の導電性薄膜をエッチングにより除去する工程と、
(ｃ−３)前記工程(ｃ−２)の後に、前記第１のレジストパターンをアッシングして薄膜化するとともに、前記チャネル対応部を除去して開口部となった第２のレジストパターンを形成する工程と、
(ｃ−４)前記第２のレジストパターンの前記開口部を介して、前記チャネル部に対応する前記第２の導電性薄膜および前記オーミックコンタクト膜を順次エッチングにより除去するとともに、前記第２のレジストパターンで覆われない前記第２の導電性薄膜および前記オーミックコンタクト膜を順次エッチングにより除去することで、前記活性領域層上に間隔を開けてソース電極およびドレイン電極をパターニングするとともに、前記ソース配線をパターニングする工程とを有する、電気光学表示装置の製造方法。
【請求項４】
前記工程(ｃ−３)は、
前記チャネル対応部に残るレジストのアッシング速度と、前記第１のレジストパターンの側面のアッシング速度とが同程度となる条件でアッシングを行う工程を含む、請求項３記載の電気光学表示装置の製造方法。
【請求項５】
前記工程(ｃ−１)は、
前記第１のレジストパターンのレジスト材として、ポジ型レジストを使用し、
前記第１のレジストパターンの前記チャネル対応部に対する露光強度が、前記他の部分に対する露光強度の２０〜４０％となったハーフ露光を行う工程を含む、請求項３記載の電気光学表示装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【公開番号】特開２００６−３５１８４４（Ｐ２００６−３５１８４４Ａ）
【公開日】平成１８年１２月２８日（２００６．１２．２８）
【国際特許分類】
【出願番号】特願２００５−１７６２５２（Ｐ２００５−１７６２５２）
【出願日】平成１７年６月１６日（２００５．６．１６）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
【公開日】平成１８年１２月２８日（２００６．１２．２８）
【国際特許分類】
【出願日】平成１７年６月１６日（２００５．６．１６）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
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