【課題】半導体装置の製造方法において、絶縁膜の誘電率を低く維持すると共に、半導体装置の信頼性を高めること。
【解決手段】シリコン基板１の上方に層間絶縁膜２９を形成する工程と、層間絶縁膜２９に配線溝２９ａを形成する工程と、層間絶縁膜２９の上面と配線溝２９ａの中とに導電膜２７を形成する工程と、導電膜２７を研磨することにより、層間絶縁膜２９の上面から導電膜２７を除去すると共に、配線溝２９ａの中に導電膜２７を残す工程と、導電膜２７の表面を還元性プラズマに曝す工程と、導電膜２７の表面にシリサイド層３４を形成する工程と、シリサイド層３４の表面に窒化層３６を形成する工程と、炭素を含むガス又は液に層間絶縁膜２９の上面を曝す工程と、層間絶縁膜２９の上面に紫外線を照射する工程と、導電膜２７の上にバリア絶縁膜４０を形成する工程とを有する半導体装置の製造方法による。 （もっと読む）

【課題】本発明は、製造工程の大きな変更もなく、１枚のマスクの変更のみで駆動時の出力波形の立ち上がりの時間的変化率を緩やかにできるＭＯＳトランジスタを提供することを目的とする。
【解決手段】半導体基板上８０に所定のゲート幅Ｗを有して延在する複数のゲート１０が略平行に配置され、該ゲートの両側にソース２０とドレイン３０が交互に配置された複数のトランジスタセルを含むＭＯＳトランジスタ１００、１００ａであって、
前記ゲート１０の両端部１１、１２と平面視的に重なり、前記ゲート１０の両端部１１、１２から同電位の供給が可能に配置されたゲート配線層７０を有し、
該ゲート配線層７０と前記ゲート１０の端部とを電気的に接続するゲートコンタクト４０が、前記ゲート１０の端部１１、１２の片側のみに設けられたトランジスタセルを含むことを特徴とする。 （もっと読む）

【課題】インクジェット方式により緻密な配線の形成される積層構造体を提供する。
【解決手段】基板と、基板上において、エネルギーを付与することにより臨界表面張力が変化し、低表面エネルギー状態から高表面エネルギー状態へと変化する材料を含むものであって、エネルギーの付与により、高表面エネルギー領域と、低表面エネルギー領域とが形成されている濡れ性変化層と、濡れ性変化層の高表面エネルギー領域上に導電性材料により形成された導電層と、を有し、高表面エネルギー領域は、導電層による電気配線が形成される第１の領域と、第１の領域と接続されており、第１の領域よりも幅が狭く、第１の領域に導電材料を含む溶液を供給するための第２の領域とにより構成されていることを特徴とする積層構造体を提供することにより上記課題を解決する。 （もっと読む）

【課題】電極の断線が生じても動作可能であり、かつ大電力で動作することが可能な、小型の半導体装置を提供する。
【解決手段】セル１６０は、六角形の素子形成領域を画定する開口部を形成するように形成されたソース電極１８２と、素子形成領域に、ソース電極１８２と一定距離を隔てて帯状に形成されたドレイン電極１８０と、ソース電極１８２とドレイン電極１８０との双方から所定の距離を隔てて形成されたゲート電極１８４とを含む。ゲート電極１８４の各辺の中央部分からソース電極１８２に重畳するようにゲート引出電極１８６を形成し、ゲート引出電極１８６とソース電極１８２との間には絶縁膜を形成する。 （もっと読む）

【課題】コーナー部を有する微細金属配線を備えた半導体装置の信頼性を向上させることを目的とする。
【解決手段】第１層間絶縁膜８２に埋め込まれ、屈曲したコーナー部を有する第１配線２１を一定のコーナー数毎に区切る。区切った第１配線２１同士は、第２層間絶縁膜８７に埋め込まれたプラグ２２及び第２配線２３によって連結する。第１配線はコーナー部により結晶粒径が減少するが、一定のコーナー部数で短く区切られるためエレクトロマイグレーション耐性が向上する。また、第２配線２３の配線幅を調整することにより、第１配線２１のコーナー部による抵抗上昇を、第２配線２３で補償することができる。 （もっと読む）

【課題】不良解析の際に、メモリセルのレイアウトを制限したり、工程数を増加することなく、メモリセル数を数えやすくすること。
【解決手段】半導体基板２上にメモリセル３ａの繰り返しパターンが形成されたメモリセルアレイ領域３を有し、メモリセルアレイ領域３上に形成された所定層の電源配線４ａ、接地配線４ｂを、少なくともメモリセルアレイ領域３において、メモリセル３ａの配置と対応させて縦方向及び横方向に格子状にレイアウトしている。 （もっと読む）

【課題】ダマシン構造を有し、屈曲部を有する配線パターンの抵抗値を低減する。
【解決手段】半導体装置は、活性素子を含む基板と、前記基板上方に形成され、配線層と層間絶縁膜を含む多層配線構造と、を備え、前記配線層は、前記層間絶縁膜中に形成されたダマシン構造の配線パターンを有し、前記配線パターンは、第１の配線幅でそれぞれの方向に延在する複数の延在部と、各々前記複数の延在部のうちの２つを接続する複数の屈曲部を含み、前記複数の屈曲部の少なくとも一つは、前記第１の配線幅の√２倍よりも大きい第２の配線幅を有する。 （もっと読む）

【課題】ワイヤボンドを行っても、断線、抵抗増加および信頼性低下を防ぐことができると共に、歩留まりを向上できる半導体装置を提供する。
【解決手段】基板１０１の上面には半導体層１０２が形成されている。基板１０１および半導体層１０２を貫通するバイアホール１１０が形成され、半導体層１０２上にはソース電極１０４およびドレイン電極１０５が形成されている。ソース電極１０４はソース配線１０７に電気的に接続されている。バイアホール１１０およびソース配線１０７上に絶縁膜１０３が形成されている。絶縁膜１０３上には、ドレイン電極１０５に電気的に接続されたドレイン配線１０８が形成されている。ドレイン配線１０８は、バイアホール１１０と重なる領域以外の領域に形成されている。つまり、バイアホール１１０の上方においてドレイン配線１０８が形成されていない。 （もっと読む）

【課題】貫通ビアを設けることなく、簡単な構造とプロセスにより経済的なチップ相互間の電気的結合手段を備えた積層チップを提供する。
【解決手段】本発明による積層チップは、基板の一側の面（表面）に複数個の第１の電極を備えた第１のチップと、導電性の基板の表面に半導体素子、及び基板の表面の前記第１の電極に対応する位置に各々第２の電極を備えた第２のチップとを含み、前記第１のチップの第１の電極と、前記第２のチップの他側の面（裏面）とが接着されて積層形成され、前記第１、前記第２の電極、及び前記第１と前記第２の電極に挟まれた前記第２のチップの基板内部の領域を、前記第１及び前記第２のチップ間の電気的結合手段とすることを特徴とする。 （もっと読む）

【課題】本発明は、少なくとも二つのボンディングパッド間に水平方向の電気接続を確立することを可能にする装置に関する。
【解決手段】本装置はボンディングパッドの垂直壁を接続する水平なカーボンナノチューブを備え、ボンディングパッドは少なくとも二つの物質を積層させることによって形成されていて、その一つはナノチューブ成長に触媒作用をもたらし、他の一つはナノチューブ成長に触媒作用をもたらす物質の層間のスペーサとして機能する。 （もっと読む）

【課題】 膜をパターン形成する方法及びこれらの得られた構造を提供する。
【解決手段】 実施形態において、基板、例えば、ダマシン層の上にアモルファス炭素マスクを形成する。アモルファス炭素マスクの上にスペーサ層を堆積させ、スペーサ層をエッチングして、スペーサを形成するとともにアモルファス炭素マスクをさらす。アモルファス炭素マスクを選択的にスペーサまで除去して、基板層をさらす。ギャップ充填層がスペーサの周りに堆積されて、基板層を覆うがスペーサをさらす。スペーサを除去して、選択的に基板の上にギャップ充填マスクを形成する。ギャップ充填マスクのパターンは、一実施態様においては、ダマシン層に転写されて、ＩＭＤの少なくとも一部を除去するとともにエアギャップを形成する。 （もっと読む）

【課題】ＭＩＭキャパシタを追加しても高集積化を図ることができる半導体装置及びその製造方法を提供する。
【解決手段】本発明に係る半導体装置は、高耐圧領域にＭＩＭキャパシタ及び高耐圧系トランジスタを有し、シリコン基板１に形成され、ゲート電極６及びソース・ドレイン拡散層５を囲むように形成された第１導電型のシールド用拡散層５ａと、ゲート電極上に形成された層間絶縁膜９と、層間絶縁膜に形成され、シールド用拡散層上に位置し且つゲート電極を囲むように配置されたホール１０ａと、ホール内に埋め込まれたＷプラグ１１ａと、Ｗプラグ及び層間絶縁膜の上に形成されたシールド用配線１２ａと、シールド用配線上に形成されたキャパシタ絶縁膜１３及びキャパシタ上部電極１４と、を具備し、ＭＩＭキャパシタは、シールド用配線１２ａをキャパシタ下部電極とすることを特徴とする。 （もっと読む）

【課題】面積効率の向上が可能な電極パッドを有する半導体装置を提供する。
【解決手段】 矩形の半導体基板１１に配設された内部回路領域１３及び内部回路領域１３の周辺部にある入出力回路領域１５と、入出力回路領域１５の表面側にあって、入出力回路領域１５と接続され、複数個の同じ形状の四辺形である基本パッド２０が、基本パッド２０の辺の一部をそれぞれ識別できるように並進操作Ｔ１により重ねられて、最も外側の基本パッド２０の辺が形成する外形を有するプローブ検査用パッド２１と、プローブ検査用パッド２１と接続されたボンディングパッド２６とを備えている。 （もっと読む）

スピントランスファトルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）ビットセルアレイのための容量ローディングが減少されたパッドが提供される。パッドは、複数の穴形状の下部金属層、および複数の穴形状の下部金属層の最上層上に形成された平面の上部金属層を含んでいる。 （もっと読む）

【課題】裏面配線の断線等の製造不良を低減し、裏面配線と半導体基板との絶縁を安定的に確保することができる貫通電極を有する半導体装置を提供することを目的とする。
【解決手段】
表面電極が形成された半導体基板を用意する。半導体基板を裏面側からエッチングして前記表面電極に達する貫通孔を形成し、これに並行して半導体基板を裏面側からエッチングして貫通孔の外周を囲むトレンチを形成する。このトレンチにより絶縁リングが構成される。続いて、半導体基板の裏面に感光性樹脂フィルムを貼り付ける。露光現像処理により感光性樹脂フィルムの貫通孔の形成部分に対応する部分を選択的に除去する。開口部より露出した貫通孔の内壁および感光性樹脂フィルムの表面に導電体を堆積させる。貫通電極と半導体基板は中空構造の絶縁リングにより絶縁される。 （もっと読む）

【課題】電荷を蓄積させる量を容易に調整可能であり、信号遅延回路において信号遅延量を所望に調整可能にする。
【解決手段】セレクタ回路３００が、第１半導体部１００の電位および第２半導体部２００の電位を調整し、第１半導体部１００と信号配線１０との間と、第２半導体部２００と信号配線１０との間との少なくとも一方において電位差を生じさせる。これにより、第１半導体部１００と信号配線１０との間と、第２半導体部２００と信号配線１０との間との少なくとも一方を、静電容量素子として機能させる。 （もっと読む）

【課題】配線抵抗が低い半導体装置を提供する。
【解決手段】ＤＣ−ＤＣコンバータ１において、シリコン基板２１上に多層配線層２２を設け、シリコン基板２１及び多層配線層２２内に出力回路及びこの出力回路を制御するコントロール回路を形成する。また、多層配線層を覆う封止樹脂層２４と、多層配線層２２の最上層配線に接続され、封止樹脂層を貫通し、上端部が封止樹脂層の上面から突出した接続部材と、を設ける。接続部材の上端部は突起電極２６ａ〜２６ｄにより形成する。そして、出力回路の端子に接続された接続部材の水平断面積を、コントロール回路の端子に接続された接続部材の水平断面積よりも大きくする。 （もっと読む）

【課題】所定の配線層に形成されたＣＭＰ用のダミーパターンを有効に活用して、電源強化等の機能を有する半導体装置を提供する。
【解決手段】本発明の半導体装置は、半導体基板上部の配線層Ｍ２に形成されたダミーパターン２４と、配線層Ｍ２と積層方向で対向する配線層Ｍ３に形成され所定の固定電位（電源電圧／グランド）が供給される固定電位用配線３０、３１、３２と、ダミーパターン２４と固定電位用配線３０、３１、３２とを電気的に接続するビア４０とを備えて構成される。 （もっと読む）

【課題】ダミービアが配置された半導体集積回路装置において、ダミービアに接続されたダミー配線の存在に起因する、設計容易性の低下や製造コストの増大といった問題を抑える。
【解決手段】半導体集積回路装置は、基板１と、基板１上に形成された３層以上の配線層２ａ〜２ｃとを有する。配線層２ａ，２ｂの間にダミービア１１が形成されており、配線層２ｂにダミービア１１と接続されたダミー配線１２が形成されている。ダミー配線１２は、スタックビア構造２０の配線層２ｂに形成された中間配線２４よりも、突き出し量が小さい。 （もっと読む）

【課題】ワードラインの抵抗が減少され、活性ピラー間の絶縁膜のエッチング過程における窒化膜損失が最小化される垂直チャネルトランジスタの形成方法及びそのトランジスタを備えた半導体素子を提供すること。
【解決手段】基板上に、活性ピラーの各々の下部を取り囲んでいるゲート電極（８０５）を備える前記活性ピラーを形成するステップと、前記活性ピラー間のギャップ領域を埋め込むように第１絶縁膜（８０７Ａ）を前記活性ピラー上に形成するステップと、前記ゲート電極を全方向にわたって露出させ、前記ギャップ領域の底面は露出しないように、前記第１絶縁膜を部分的に取り除くステップと、残留する前記第１絶縁膜の上に前記ギャップ領域を埋め込むように導電膜を形成するステップと、前記ゲート電極を外周表面の全方向にわたって取り囲んで前記接続するワードラインを形成するために、前記導電膜をパターニングするステップと、を含む。 （もっと読む）