【課題】半導体基板の貼り合わせにおける位置ずれによる電気特性の低下を抑制できる半導体装置を提供する。
【解決手段】チップ５は、互いに貼り合わされる２枚の半導体基板７を有する。また、チップ５は、第１配線導体１９Ａに接続され、第１絶縁膜１５Ａから第２半導体基板７Ｂ側へ露出する第１パッド１７Ａを有する。また、チップ５は、第２配線導体１９Ｂに接続され、第２絶縁膜１５Ｂから第１半導体基板７Ａ側へ露出し、第１パッド１７Ａに貼り合わされる第２パッド１７Ｂを有する。第２パッド１７Ｂは、第２配線導体１９Ｂよりも第１絶縁膜１５Ａに対する拡散性が低い金属により形成されている。 （もっと読む）

【課題】開口不良や形状の精度に優れたコンタクトホールを有する半導体素子の提供。
【解決手段】基板４と、基板４上に第１配線パターン２と、基板４の第１配線パターン２を有する側の面に層間絶縁膜６，８と、層間絶縁膜６，８上に第２配線パターンと、を有し、且つ層間絶縁膜６，８に第１配線パターン２および第２配線パターンを連結するためのコンタクトホールＣＨを備え、基板４の単位面積あたりにおいて第１配線パターン２が存在する比率（密度）が、より高い領域と、より低い領域とを有し、前記比率がより低い領域におけるコンタクトホールＣＨの開口面積が、より高い領域におけるコンタクトホールＣＨの開口面積よりも小さい半導体素子。 （もっと読む）

【課題】ランド部が微細化された場合であっても、ランド部における封止絶縁層の剥離による再配線層の剥がれを抑制することが可能な半導体装置を提供する。
【解決手段】一方の主面１０ａに半導体デバイスおよび電極が設けられた半導体基板１０と、一方の主面１０ａの上に形成された層間絶縁層１１と、層間絶縁層１１上に形成された再配線層１２と、再配線層１２の上を封止する封止絶縁層１７とを有し、再配線層１２は、配線部１３の端部に形成されたランド部１４と、ランド部１４から離れてランド部１４の周囲に形成された外郭部１５とを含み、封止絶縁層１７は、ランド部１４の少なくとも一部が露出する開口部１７ａを有し、ランド部１４と外郭部１５との間隙部１６において封止絶縁層１７と層間絶縁層１１とが接合されている。 （もっと読む）

【課題】 サブリソグラフィ・ピッチの構造体とリソグラフィ・ピッチの構造体との相互接続を形成する。
【解決手段】 サブリソグラフィ・ピッチを有する複数の導電線をリソグラフィでパターン形成し、複数の導電線の縦方向から４５度より小さい角度の線に沿って切断することができる。代わって、ホモポリマーと混合した共重合体を陥凹エリア内に入れて自己整合し、一定幅領域内にサブリソグラフィ・ピッチを有し、台形領域で隣接線間にリソグラフィ寸法を有する複数の導電線を形成することができる。さらに代わって、サブリソグラフィ・ピッチを有する第１の複数の導電線と、リソグラフィ・ピッチを有する第２の複数の導電線は、同じレベルでまたは異なるレベルで形成することができる。 （もっと読む）

【課題】半導体チップの小型化を妨げたり、回路設計を煩雑にしたりすることなく、前工程においてケルビンコンタクト法を用いた半導体集積回路の電気特性検査を行うことを可能とする。
【解決手段】検査装置のプローブカードは、コイル型プローブ針とその内側に配置されたポゴピン型プローブ針とで構成されたケルビンコンタクト用プローブ針および２端子測定用プローブ針を備えている。ウエハのチップ領域１Ａに形成された電極パッド２、３は、ケルビンコンタクト用プローブ針が接触する電極パッド３の面積をＢ、２端子測定用プローブ針が接触する電極パッド２の面積をＡとしたとき、Ａ≦Ｂ＜２Ａの関係にある。 （もっと読む）

【課題】半導体装置において、配線間距離が近接してもイオンマイグレーションを防止し、大幅に遅延化させる。
【解決手段】一端１２ａが半導体基板１１の電極１１ｃと導通され、他端にランド部１３が設けられた再配線層１２と、ランド部１３の下面１３ｂにおいて半導体基板１１の一方の主面１１ａとの間に形成された絶縁樹脂ポスト部１４と、一方の主面１１ａを覆い、かつランド部１３の少なくとも一部が露呈されるように設けられた封止絶縁膜１５とを有する半導体装置１０において、再配線層１２は、一方の主面１１ａから所定の距離をおいて一方の主面１１ａに平行に延在される配線部１２ｂを有し、ランド部１３の径が配線部１２ｂの幅ｗよりも大きく、配線部１２ｂは、その長手方向に垂直な断面において周囲が全周にわたって、連続体からなる同一の前記封止絶縁膜によって覆われている。 （もっと読む）

【課題】配線構造に接続される低抵抗の貫通プラグ、または貫通プラグ及びコンタクトプラグを有する半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置１００は、半導体基板１と、半導体基板１の表面近傍に埋め込まれた素子分離絶縁膜２と、素子分離絶縁膜２を貫通するように半導体基板１の裏面から表面まで貫通し、半導体基板１中で素子分離絶縁膜２に囲まれた領域を有する上段部１０１ａと上段部１０１ａよりも径が大きい下段部１０１ｂとを含む多段構造を有する貫通プラグ１０１と、貫通プラグ１０１の半導体基板１の表面側の端部に接続され、半導体基板１の表面側の上方に形成された電極パッド１０４と貫通プラグ１０１を接続するコンタクトプラグ１０３と、を有する。 （もっと読む）

【課題】グラフェンのバリスティック（弾道）伝導性を利用し、パターン形状によらず電気抵抗の上昇を抑えることができ、さらにエレクトロマイグレーションやストレスマイグレーション等のマイグレーションに対する耐性に優れた低抵抗配線を備えた半導体装置を提供する。
【解決手段】本発明の一態様に係る半導体装置１００は、配線層絶縁膜５中に形成されたシングルダマシン構造を有する配線１０と、コンタクト層絶縁膜２中に形成され、上層の配線１０と下層の導電部材１を電気的に接続するコンタクト３と、コンタクト層絶縁膜２と配線層絶縁膜５との間に形成されたエッチングストッパ膜４と、配線層絶縁膜５上に形成された拡散防止膜６と、を有する。配線１０は、芯材１４と、芯材１４の底面および両側面に接するグラフェン層１３と、グラフェン層１３の底面および両側面に接する触媒層１２と、触媒層１２の底面および両側面に接する下地層１１とを含む。 （もっと読む）

【課題】Ｃｕ配線層上にＣｕバンプを形成可能とする半導体装置を提供する。
【解決手段】半導体装置は、シリコン基板１上に形成される保護層６と、前記保護層６に形成され、前記シリコン基板１に形成される半導体素子と電気的に接続するＣｕ配線層９と、前記Ｃｕ配線層９を被覆し、前記保護層６上に形成される樹脂膜１０と、前記樹脂膜１０に形成される開口領域を介して前記Ｃｕ配線層９と接続するパッド電極１２と、前記パッド電極１２上に形成されるＣｕから成るスタッドバンプ２６とを有する。 （もっと読む）

【課題】半導体装置とその製造方法においてSRAMのセルサイズを縮小することを目的とする。
【解決手段】メモリセルCの活性領域３１ａ、３１ｂが画定されたシリコン基板３１と、素子分離絶縁膜３２上に形成され、第１の方向に延在するゲート電極３５と、シリコン基板３１とゲート電極３５の上に形成された第１の絶縁膜４２と、第１の絶縁膜４２を貫通し、ゲート電極３５と第１の活性領域３１ａに重なり、第１の方向に直交する第２の方向に延在する第１の銅プラグ４５ａと、第２の活性領域３５ｂ上の第１の絶縁膜４２を貫通する第２の銅プラグ４５ｂと、第１の絶縁膜４２上に形成された第２の絶縁膜４４と、第２の絶縁膜４４に埋め込まれ、第１の銅プラグ４５ａの側面４５ｘから第２の延在方向に後退して形成され、第１の銅プラグ４５ａの上面の一部のみを覆う銅配線４８ａとを有する半導体装置による。 （もっと読む）

【課題】Ｃｕ配線層上にＣｕワイヤを実装可能とする半導体装置を提供すること。
【解決手段】本発明の半導体装置は、シリコン基板１上に形成される保護層６と、前記保護層６に形成され、前記シリコン基板１に形成される半導体素子と電気的に接続するＣｕ配線層９と、前記Ｃｕ配線層９を被覆し、前記保護層６上に形成される樹脂膜１０と、前記樹脂膜１０に形成される開口領域１１を介して前記Ｃｕ配線層９と接続するパッド電極１２と、前記パッド電極１２上にワイヤボンディングされるＣｕワイヤ１４とを有し、前記Ｃｕワイヤ１４と前記Ｃｕ配線層９との間には合金層１３が配置されることを特徴とする。 （もっと読む）

【課題】容易なプロセスで導電層のコンタクト構造を形成できる半導体装置及びその製造方法を提供する。
【解決手段】本発明の半導体装置は、基体１０のメモリセル領域５上に交互に積層された導電層ＷＬ１〜ＷＬ８と絶縁層１７ａ〜１７ｈとを有する積層体と、基体１０のコンタクト領域６上に上記積層体の厚さと同等以上の高さで設けられ、各導電層ＷＬ１〜ＷＬ８の一層分の厚さよりも広い間隔を隔てて対向する壁部３１〜３５と、各壁部３１〜３５間に介在して設けられ各壁部３１〜３５間の開放端を通じてメモリセル領域５の積層体の各導電層ＷＬ１〜ＷＬ８と接続されたコンタクト層４１〜４４と、各コンタクト層４１〜４４上に設けられ各コンタクト層４１〜４４と接続されたコンタクト電極６１〜６４とを有する。 （もっと読む）

【課題】金属配線を保護する保護膜の被覆性を向上させることができる半導体装置を得る。
【解決手段】金属配線１４の屈曲部１６の配線幅が広くなると、配線をパターニングするためのレジストの塗布幅が広くなる。レジストの塗布幅が広くなるとレジストの量が増え、レジストプロファイルのテーパー形状が強くなる（側面が寝てくる）。これにより、パターニングされた金属配線１４の側面（メタルエッチング形状）もテーパー形状が強くなる（側面が寝てくる）ため、屈曲部１６を覆うパッシベーション保護膜の膜厚が厚くなる。これにより、金属配線を保護する保護膜の被覆性を向上させることができる。 （もっと読む）

【課題】貫通電極を有する半導体装置において貫通電極の信頼性を向上させることができる半導体装置を提供する。
【解決手段】シリコン基板１０の第１主面上に形成された絶縁膜２５と、第１主面上の絶縁膜２５内に形成され、導電膜からなりその導電膜の少なくとも１部に導電膜が存在しない空き領域を有する電極パッド２６Ｂと、第１主面に対向する第２主面上に形成されたハンダボール１８と、シリコン基板１０の第２主面側から空けられ電極パッド２６Ｂまで達した貫通孔内に形成され、電極パッド２６Ｂとハンダボール１８とを電気的に接続する貫通電極とを備える。電極パッド２６Ｂが有する空き領域には絶縁膜２５が存在し、空き領域に存在する絶縁膜２５と電極パッド２６Ｂとの貫通電極側の段差が電極パッド２６Ｂの厚さ以下である。 （もっと読む）

【課題】信頼性の高い半導体装置を効率良く製造できるようにする。
【解決手段】半導体基板１上に積層された複数の層間絶縁膜１６、１９、２２と、複数の層間絶縁膜１６、１９、２２の最上面の上に形成され、外部からプローブが当てられるプローブ接触領域を有するパッド２５と、複数の層間絶縁膜１６、１９、２２の間に形成される複数層の配線１２，１５、１８と、パッド２５のプローブ接触領域の直下の領域に形成され、前記層間絶縁膜２２が充填される非直線状スリットか孔の少なくとも一方を有する導電性パターンを有する応力緩和部４２とを有する。 （もっと読む）

【課題】パワーＭＩＳＦＥＴのゲート抵抗を低減し、装置の特性の向上を図る。
【解決手段】チップ領域ＣＡのＹ方向にストライプ状に形成された複数の溝の内部の多結晶シリコン膜よりなるゲート部と電気的に接続されるゲート電極ＧＥを、前記ストライプ状の溝の間に形成されるソース領域と電気的に接続されるソース電極ＳＥと同層の膜で形成し、さらに、ゲート電極ＧＥを、チップ領域ＣＡの周辺に沿って形成されたゲート電極部Ｇ１と、チップ領域ＣＡをＸ方向に２分割するよう配置されたゲートフィンガー部Ｇ２とで構成し、ソース電極ＳＥを、ゲートフィンガー部Ｇ２の上部に位置する部分と、下部に位置する部分とで構成し、ゲート電極ＧＥおよびソース電極ＳＥをバンプ電極を介してリードフレームと接続する。 （もっと読む）

【課題】接続配線のインピーダンスの増大を抑制することと、半導体ウェハのダイシング性を向上させることとを両立させる技術の提供。
【解決手段】半導体ウェハ１に、複数の配線層を形成し、それぞれ複数の配線層の一部を含む半導体チップとなるチップ構成部２を複数形成し、相互に隣り合うチップ構成部２を何れかの配線層に含まれる接続配線３を介して相互に電気的に接続する。接続配線３において、チップ構成部２に対する接続端３ａよりも、これら接続端３ａの間に位置する中間部３ｂの方が、幅狭となるように、接続配線３を形成する。相互に隣り合うチップ構成部２の間において接続配線３と交差するように延伸するスクライブ線４に沿って、半導体ウェハ１を切断することによって、チップ構成部２の各々を相互に分離させて半導体チップを形成する。 （もっと読む）

【課題】デジタル領域とアナログ領域とが混載された半導体装置におけるデジタル領域からアナログ領域へのノイズ伝搬を効果的に抑制する。
【解決手段】デジタル領域１２０とアナログ領域１３０とが混載された半導体装置１００は、平面視でデジタル領域１２０およびアナログ領域１３０の外周を取り囲む環状のシールリング１４０と、シールリング１４０で囲まれた領域内で、デジタル領域１２０とアナログ領域１３０との間に設けられ、アナログ領域１３０をデジタル領域１２０から隔離するとともに、シールリング１４０に電気的に接続されたガードリング１５０と、ガードリング１５０と当該ガードリング近傍で電気的に接続された電極パッド１６０ａとを含む。電極パッド１６０ａは、外部の接地端子（１８０ａ）に接続されて接地電位とされている。 （もっと読む）

【課題】アライメント専用のパターンを設けることなく、かつ高精度なアライメントマークを用いた薄膜トランジスタ基板を提供する。
【解決手段】ゲート信号線２４５及び共通信号線３０３の一部には、これらの延伸方向に垂直で、互いに対向するように開口した欠切があり、平行に延びるゲート信号線２４５及び共通信号線３０３の間の隙間と、この切欠とを組合わせることにより、外観として十字型が形成される。ドレイン信号線２５１の一部には、ドレイン信号線２５１の延伸方向と垂直な２つの凸部があり、ドレイン信号線２５１とこれらの凸部とを組合わせることにより、外観として十字型が形成される。このように形成された十字型のうちのひとつは、後に形成される層のフォトリソグラフィ工程の露光において、アライメントマークとして使用される。 （もっと読む）

【課題】配線の幅とピッチが変化する部分の欠陥に対するマージンを十分に確保することが可能な半導体集積回路を提供する。
【解決手段】第１、第２の配線１１，１２は、配線の幅と配線間のスペースの幅が等しい。第３の配線１３は、第１の配線１１の一端に接続され、幅が第１の配線１１の幅とスペースの幅に等しく、第２の配線１２の側部に接続されている。第２の配線１２は一部にギャップＧを有している。 （もっと読む）