【課題】濡れ性制御パターンとインクジェット印刷パターンとのアライメントを容易に高精度で合わせる配線パターンの形成方法を提供し、トランジスタ素子基板並びに表示装置を提供する。
【解決手段】濡れ性変化層に高表面エネルギーラインＬ１〜Ｌ５がピッチｑで配列されてなるアライメントマークＭを形成する工程と、ドットラインＤ３の目標着弾点の中心線が高表面エネルギーラインＬ３の中心線に一致するように、仮に設定された印刷開始位置からインクジェット法によりピッチｑとは異なる間隔の印刷ピッチｐでドットラインＤ１〜Ｄ５をテスト印刷するテスト印刷工程と、テスト印刷ラインごとの高表面エネルギーラインからのインクのはみ出し状態からドットラインとお互いの中心線が略一致する高表面エネルギーラインのライン配列における位置を検出する検出工程と、前記検出結果を基に、前記印刷開始位置を調整する印刷位置調整工程とを有する。 （もっと読む）

【課題】 改善されたはんだバンプ接続を有する構造体及びそのような構造体を製造する方法を提供する。
【解決手段】 改善されたはんだバンプ接続を有する構造体及びこのような構造体を製造する方法が、提供される。この構造体は、コンタクト・パッドを露出させるように誘電体層内に形成されたビアと、ビア内及び誘電体層の上に形成されたキャプチャ・パッドとを含む。キャプチャ・パッドは、セグメント化された構造部を形成するように、誘電体層の上に開口部を有する。はんだバンプは、キャプチャ・パッド及び誘電体層の上の開口部上に堆積される。 （もっと読む）

【課題】 エレクトロマイグレーション耐性を有するビア・ライン間相互接続構造体及びその製造方法を提供する。
【解決手段】 導電性ビアの上層金属ライナと、下方の金属ラインの下層金属ライナとの間に、ライナ・ライナ間接触を形成する。ライナ・ライナ間接触は、急激なエレクトロマイグレーションによる故障を抑制し、金属相互接続構造体のエレクトロマイグレーション耐性を強化する。少なくとも１つの誘電体材料部分は、上層金属ライナと下層金属ライナの間の直接接触を保証するように配置された複数の誘電体材料部分を含むことができる。代替的に、少なくとも１つの誘電体材料部分は、リソグラフィ・オーバーレイ変動の許容範囲内でライナ・ライナ間直接接触が形成されるのを保証するのに十分な、導電性ビア領域との横方向の重なりを有する領域の単一の誘電体部分を含むことができる。 （もっと読む）

【課題】多様な幅を有するパターンを同時に形成しつつ、一部領域ではダブルパターニング技術によりパターン密度を倍加させる半導体素子のパターン形成工程、及びその工程を容易に適用しうる構造を有する半導体素子を提供する。
【解決手段】半導体素子であって、基板上で第１方向に延長される第１ライン部分と該第１ライン部分の一端から前記第１方向とは異なる第２方向に延長される第２ライン部分とを含む複数の導電ラインと、前記複数の導電ラインの各々の前記第２ライン部分の一端と一体に接続されている複数のコンタクトパッドと、前記複数のコンタクトパッドのうち、選択された一部のコンタクトパッドから前記第２方向に沿って前記第２ライン部分と平行に延長される第１ダミー部分を各々有する複数のダミー導電ラインとを有する。 （もっと読む）

【課題】多様な幅を有するパターンを同時に形成しつつ、一部領域ではダブルパターニング技術によりパターン密度を倍加させる半導体素子のパターン形成工程及び該工程を容易に適用可能な構造の半導体素子を提供する。
【解決手段】半導体素子は、第１方向に相互平行に延びている複数のラインパターンを含む。複数のラインパターンのうちから選択される複数の第１ラインパターンは、第２方向に沿って交互に選択されて両側で各々隣接している２つのラインパターンの両端部のうち、素子領域の第１端部にさらに近い各端部に比べて、第１端部からさらに遠く位置する第１端部を有する。複数のラインパターンのうちから選択される複数の第２ラインパターンは、第２方向に沿って交互に選択され、両側で各々隣接している２つのラインパターンの両端部のうち、第１端部にさらに近い各端部より、第１端部からさらに近く位置する第２端部を有する。 （もっと読む）

【課題】
厚い配線を形成すると、絶縁膜との間に剥離が生じやすい。
【解決手段】
半導体装置は、複数の半導体素子を形成した半導体基板と、半導体基板上方において、半導体基板表面とほぼ平行な第１レベルに延在する第１の配線パターンであって、異なるレベルの配線またはパッドとの接続領域を含む平面形状を有し、第１の厚さを有する主配線領域と主配線領域の側壁から１つ以上の段差を形成して外側に張り出し、第１の厚さより薄い第２の厚さを有し、主配線領域から連続する張り出し配線領域とを有する第１の配線パターンと、第１の配線パターンを囲む第１の絶縁領域と、を有する。 （もっと読む）

【課題】パッシベーション層のクラックの発生を防止する。
【解決手段】エッチング及びダマシン法を用いて製造される集積回路においては、金属配線層から周囲の誘電体材料に応力が伝達されることによって、デバイスに組み込まれる配線層（４００）の周囲の誘電体材料にクラックが発生することが一般的である。本発明は、周囲の誘電体層に伝達される応力を低減することができると考えられる丸められたコーナを有する配線層を形成することにより、この問題を解決する。 （もっと読む）

【課題】能動素子、受動素子等の損傷や特性変化を防止しつつ、より小型化が図れる半導体装置を提供する。
【解決手段】複数の層２〜４が積層された半導体装置において、最上部に位置する第１配線層５９と、最上部から下方の２番目に位置する第２配線層５４と、第１配線層５９と第２配線層５４の間に形成された金属膜５６と、金属層５６の外周に形成され、第１配線層５９と第２配線層５４を接続する第１導電性プラグ５８と、金属膜５６及び第１配線層５９の上方に形成されたパッド６２と、パッド６２と第１配線５９を接続する第２導電性プラグ６１とを有する。 （もっと読む）

【課題】半導体装置に設けられた半導体部品等の電極パッドとそれに接続されるべくインクジェット法により形成される配線との電気的な接続を好適に確保することのできる半導体装置、及びその半導体装置の製造方法を提供する。
【解決手段】半導体装置の第２電極パッド１５に電気的に接続される金属配線膜１９が、銀微粒子を分散媒に分散させた導電性インクからなる液滴（液層２５Ｌ）の配置及び乾燥により形成される。このとき、第２電極パッド１５の表面のメッキ層２１に銀微粒子の結合層からなる中間層２３Ｄを形成した後、中間層２３Ｄを覆うかたちに上記分散媒を撥液する撥液材料を含む撥液層２４を積層する。これにより、金属配線膜１９は、その乾燥焼成を通じて中間層２３Ｄと物理的に接続するようになり、撥液層２４を間に挟みつつ第２電極パッド１５と物理的に接続され、すなわち電気的にも接続されるようになる。 （もっと読む）

【課題】溝の交差部分の中央部に窪みが形成されることを抑制でき、かつ半導体装置の歩留まりが低下することを抑制できる半導体装置の製造方法を提供する。
【解決手段】この半導体装置の製造方法は、基板１００に第１の溝１１０及び第１の溝１１０と交差する第２の溝１２０を形成する工程と、基板１００に対して成膜処理を行うことにより、第１の溝１１０内及び第２の溝１２０内に膜２００を埋め込む工程と、基板１００上に位置する膜２００を除去する工程とを備える。そして第１の溝１１０及び第２の溝１２０を形成する工程において、第１の溝１１０と第２の溝１２０の交差部分１３０に、平面視において交差部分１３０の角の一つから交差部分１３０の中央に向けて延伸する凸部１４０を形成する。 （もっと読む）

【課題】パッドとバンプとの接触端を起点にクラックが発生したとしても、該クラックによって半導体基板が受けるダメージを低減することができる構造を提供する。
【解決手段】第１半導体チップ１０において第１パッド部１２を貫通して第１絶縁層１１ｃに達する第１トレンチ１３を設け、第２半導体チップ２０において第２パッド部２２を貫通して第２半導体基板２１に達する第２トレンチ２３を設ける。そして、バンプ３０によって第１半導体チップ１０と第２半導体チップ２０とをフリップチップ接合する。このとき、各トレンチ１３、２３が、各パッド部１２、２２にバンプ３０が接触した接触面のうちの外縁部に配置されるようにする。これにより、該接触面において各トレンチ１３、２３よりも内側に進展するクラック１５、２５を阻止することができる。 （もっと読む）

【課題】従来の透過型液晶パネル向け半導体装置を小型化し、マイクロディスプレイを実現しようとするとき、半導体装置と透明電極とを接続するビアホールの径が縮小するため、接触抵抗が高くなるという問題があった。また、接触抵抗低減のために、半導体装置と透明電極との間に中間金属層を設けると、画素の開口率が低下し、画面が暗くなるという課題があった。
【解決手段】本発明の半導体装置は、半導体装置と透明電極との間に設ける中間金属層に切欠部を有する。この切欠部により、中間金属層の側面の面積を拡大し、透明電極との接触面積を従来よりも大きくすることができる。また、中間金属層の側面部面積を利用するため、画素表面に対する投影面積を小さく設定でき、画素の開口率を大きくすることができる。このため、十分な明るさをもつ、超小型のマイクロディスプレイを提供できる。 （もっと読む）

【課題】塗布プロセス（印刷やＩＪ）により製造が可能であって、電磁波照射による異常放電がなく、生産効率及び生産安定性が高く、かつキャリア移動度及びｏｎ／ｏｆｆ比が向上した電子デバイス及びその製造方法を提供することにある。
【解決手段】基板上に、電極を有し、少なくとも１部に熱変換材料または熱変換材料を含むエリアと、前記熱変換材料または熱変換材料を含むエリアに隣接もしくは近接して電磁波吸収能を持つ物質または電磁波吸収能を持つ物質を含むエリアを配置し、電磁波を照射して、該電磁波吸収能を持つ物質が発生する熱により、熱変換材料を機能材料に変換する電子デバイスの製造方法において、前記電極の辺が形成する角が全て９０°より大きく１８０°より小さい、または、曲面であることを特徴とする電子デバイスの製造方法。 （もっと読む）

【課題】チップの基板への実装工程前の、パッドとバンプ間の接続状態の良否判定の信頼性を高める。
【解決手段】チップ１０が基板に実装された半導体装置であって、チップ１０に配置され、チップ１０の内部回路と電気的に接続するパッド群Ａと、チップ１０のうちパッド群Ａが配置された領域以外の領域に配置されたテスト用パッドパターンＢとを備え、パッド群Ａは、チップ１０の主面に形成された複数のパッド１２ａと、複数のパッド１２ａの各々の上にバリアメタル膜を介して形成され、基板と電気的に接続するバンプ１６ａとを有し、テスト用パッドパターンＢは、チップ１０の主面に形成された複数のテスト用パッド１２ｂと、複数のテスト用パッド１２ｂの各々の上にテスト用バリアメタル膜を介して形成されたテスト用バンプ１６ｂと、複数のテスト用パッド１２ｂのうち互いに隣り合うテスト用パッド１２ｂ間を電気的に接続する配線１１ｂとを有する。 （もっと読む）

【課題】半導体素子に形成する出力パッドと内部回路の出力端子とを接続する配線の配線抵抗を抑える。
【解決手段】出力端子１８の各々が基板の外周の一辺（第１の辺３１）の側に沿って配列されるように基板の中央部に第１の辺３１に沿って複数の内部回路１６が形成される。第１の辺３１に沿った領域には、複数の第１出力パッド１４Ａが形成され、第１の辺３１に対向する第２の辺３２に沿った領域には、複数の第２出力パッド１４Ｂが形成される。複数の内部回路１６の出力端子のいずれかと複数の第２出力パッド１４Ｂのいずれかとを各々接続する複数の第２配線４２の単位配線長当たりの抵抗値が、複数の内部回路１６の出力端子１８のいずれかと複数の第１出力パッド１４Ａのいずれかとを各々接続する複数の第１配線４１の単位配線長当たりの抵抗値より低くなるように第２配線４２の各々を形成する。 （もっと読む）

【課題】チャネル長を、トランジスタごとに自由に設計が可能な半導体装置を提供する。
【解決手段】複数の半導体柱２が立設された半導体基板１と、半導体柱２の外周面に設けられたゲート絶縁膜７と、半導体柱２の外周面を覆うゲート電極８と、半導体柱２の上側に設けられた第１不純物拡散領域３と、半導体柱２の下側に設けられた第２不純物拡散領域４と、を備え、第１不純物拡散領域３の厚さが半導体柱２ごとに異なっていることを特徴とする半導体装置。 （もっと読む）

【課題】半導体装置及び該半導体装置のレイアウト方法を提供する。
【解決手段】複数のビットラインパターンと、複数のビットラインパターンにそれぞれ連結されて形成される複数のパッドパターンと、パッドパターンに形成される少なくとも一つのコンタクトと、を備え、パッドパターンのピッチは、ビットラインパターンのピッチより長い半導体装置とする。 （もっと読む）

【課題】ソース／ドレインの配線抵抗の上昇を抑制し、ゲート配線の低抵抗化を図る。
【解決手段】もっとも半導体基板１０側に位置する第１配線層２０は、半導体素子のソース領域１５に電気的に接続された第１ソース配線２１と、半導体素子のドレイン領域１２に電気的に接続された第１ドレイン配線２２と、ゲート電極１７に電気的に接続された中継部２３とを備えている。そして、第１ソース配線２１および第１ドレイン配線２２にそれぞれ設けられたソース側凹部２１ａおよびドレイン側凹部２２ａによって設けられた間隙２４にこの中継部２３を配置する。 （もっと読む）

【課題】バンプの配列に疎密差があったときに発生する応力を緩和できる、半導体装置及び半導体装置の製造方法を提供する。
【解決手段】電極端子群を備える配線基板と、バンプ３群が形成されたバンプ形成面７を備え、バンプ３群が前記電極端子群と対向するように前記配線基板上に実装された半導体チップとを具備し、バンプ形成面７は、バンプ３が配置された領域の面積密度が第１密度である第１領域９と、バンプ３が配置された領域の面積密度が前記第１密度よりも小さい第２密度である第２領域１０と、第１領域９と第２領域１０との境界部分に設けられた第３領域１１とを備え、第３領域１１は、バンプ３が配置された領域の面積密度が、前記第２密度よりも大きく、前記第１密度よりも小さい。 （もっと読む）

【課題】リバースエンジニアリングに対して集積回路構造を偽装するための技術及び構造を提供する。
【解決手段】集積回路構造は、制御された外形を有する材料の複数の層により構成される。シリサイド金属層は、基板の活性領域において備えられ、活性領域に隣接して接続しているチャネル接続においてギャップを有する。そのチャネルはチャネルブロック構造を有し、チャネルブロック構造は、導電性又は絶縁性のどちらかであるように、リバースエンジニアリングにおいて識別可能であるようにみえる。 （もっと読む）