半導体装置及び半導体装置の製造方法
【課題】バンプの配列に疎密差があったときに発生する応力を緩和できる、半導体装置及び半導体装置の製造方法を提供する。
【解決手段】電極端子群を備える配線基板と、バンプ３群が形成されたバンプ形成面７を備え、バンプ３群が前記電極端子群と対向するように前記配線基板上に実装された半導体チップとを具備し、バンプ形成面７は、バンプ３が配置された領域の面積密度が第１密度である第１領域９と、バンプ３が配置された領域の面積密度が前記第１密度よりも小さい第２密度である第２領域１０と、第１領域９と第２領域１０との境界部分に設けられた第３領域１１とを備え、第３領域１１は、バンプ３が配置された領域の面積密度が、前記第２密度よりも大きく、前記第１密度よりも小さい。
【解決手段】電極端子群を備える配線基板と、バンプ３群が形成されたバンプ形成面７を備え、バンプ３群が前記電極端子群と対向するように前記配線基板上に実装された半導体チップとを具備し、バンプ形成面７は、バンプ３が配置された領域の面積密度が第１密度である第１領域９と、バンプ３が配置された領域の面積密度が前記第１密度よりも小さい第２密度である第２領域１０と、第１領域９と第２領域１０との境界部分に設けられた第３領域１１とを備え、第３領域１１は、バンプ３が配置された領域の面積密度が、前記第２密度よりも大きく、前記第１密度よりも小さい。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体パッケージ（半導体装置）は、半導体チップと、その半導体チップが実装される配線基板とを備えている。その半導体チップには、突起状のバンプが形成されたバンプ形成面が設けられる。バンプの材料としては、例えば、半田が用いられる。半導体チップは、バンプ形成面で、配線基板上に実装される。
【０００３】
半導体装置では、半導体チップの実装時や実装後に、半導体チップやバンプに応力がかかることがある。例えば、バンプを形成するときにフラックスを用いる場合、半導体チップはＩＲリフロー処理などの熱処理により、配線基板上に実装される。このとき、バンプ部分とその他の部分との熱膨張係数の違いなどにより、応力が発生することがある。このような応力は、バンプクラックやチップクラックの原因となるため、低減されることが望まれる。
【０００４】
関連技術として、特許文献１（特開２００７−２４２７８２）には、半導体基板に外部接続用電極をなすバンプが接合された半導体装置において、バンプが実装基板から受ける応力を緩和あるいは吸収すると共に、電気的接続の安定性を確保できることを課題とした技術が記載されている。
【０００５】
別の関連技術として、特許文献２（特開２００７−１４２０１７）が挙げられる。特許文献２には、チップの外周部で発生する応力を分散させる為、チップと配線基板間のバンプを円形に配置し、中心から外周に向かって異なる大きさ径をもつバンプを配置することが記載されている。
【０００６】
【特許文献１】特開２００７−２４２７８２号公報
【特許文献２】特開２００７−１４２０１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
半導体チップのバンプ形成面に発生する応力は、そのバンプ形成面に配置されたバンプの疎密差によって、顕著に増加する場合がある。
【０００８】
図１は、バンプ形成面１０２におけるバンプ１０１の配列の一例を示す概略図である。図１に示される例では、バンプ１０１が、均一に配置されている。このような場合には、バンプの疎密差が存在しないので、バンプの疎密による応力の発生も少ない。
【０００９】
図２は、バンプ形成面１０２におけるバンプ１０１の配列の他の一例を示す概略図である。図２に示される例では、バンプ形成面１０２に、バンプ１０１が密に配置された第１領域１０３と、バンプ１０１が疎に配置された第２領域１０４とが存在する。図３は、半導体チップの実装時及び実装後に発生する応力分布のシミュレーション結果である。図３は、図２に示したバンプ形成面１０２を有する半導体チップを用いた場合のシミュレーション結果である。図３に示されるように、第１領域１０３と第２領域１０４との境界部分に、応力発生部分１０５が形成される。
【００１０】
すなわち、図３に示されるように、バンプ１０１の配列に顕著な疎密さがある場合には、製品にとって問題となる応力が発生してしまうことがある、という問題点があった。
【課題を解決するための手段】
【００１１】
本発明に係る半導体装置は、配線基板（１）と、バンプ（３）群が形成されたバンプ形成面（７）を備え、バンプ（３）群により配線基板（１）上に実装された半導体チップとを具備する。そのバンプ形成面（７）は、バンプ（３）が配置された領域の面積密度が第１密度である第１領域（９）と、バンプ（３）が配置された領域の面積密度がその第１密度よりも小さい第２密度である第２領域（１０）と、第１領域（９）と第２領域（１０）との境界部分に設けられた第３領域（１１）とを備えている。第３領域（１１）は、バンプ（３）が配置された領域の面積密度が、その第２密度よりも大きく、その第１密度よりも小さい領域である。
【００１２】
この発明によれば、第３領域（１１）を設けることによって、第１領域（９）と第２領域（１０）との間で発生するバンプの疎密差による応力が緩和される。その結果、応力によるバンプクラックやチップクラックを抑制することができる。
【００１３】
本発明に係る半導体チップは、配線基板（１）上に実装されたときに配線基板（１）と対向し、配線基板（１）と電気的に接続されるバンプ（３）群が形成されたバンプ形成面
（７）を具備する。バンプ形成面（７）は、バンプ（３）が配置された領域の面積密度が第１密度である第１領域（９）と、バンプ（３）が配置された領域の面積密度が前記第１密度よりも小さい第２密度である第２領域（１０と、半導体チップを配線基板（１）上に実装する際に生じる応力を緩和する第３領域（１１）とを備えている。第３領域（１１）は、第１領域（９）と第２領域（１０）との境界部分に設けられている。第３領域（１１）は、バンプ（３）が配置された領域の面積密度が、その第２密度よりも大きく、その第１密度よりも小さい領域である。
【００１４】
本発明に係る配線基板は、半導体チップが搭載されるチップ搭載面（１２）を有している。チップ搭載面（１２）には、電極端子（５）が、上述の半導体チップのバンプ形成面（７）に対応するパターンで配置されている。
【００１５】
本発明にかかる半導体装置の製造方法は、電極端子（５）群を備える配線基板（１）を準備する工程と、バンプ（３）群が形成されたバンプ形成面（７）を備え、バンプ形成面（７）はバンプ（３）が配置された領域の面積密度が第１密度である第１領域（９）と、バンプ（３）が配置された領域の面積密度がその第１密度よりも小さい第２密度である第２領域（１０）と、その半導体チップを配線基板（１）上に実装する際に生じる応力を緩和する第３領域（１１）とを備え、第３領域（１１）は、第１領域（９）と第２領域（１０）との境界部分に設けられ、バンプ（３）が配置された領域の面積密度が、第２密度よりも大きく、その第１密度よりも小さい領域である半導体チップを準備する工程と、その半導体チップを、バンプ（３）群が電極端子（５）群と対向するように、配線基板（１）上に熱処理により実装する工程とを具備する。
【発明の効果】
【００１６】
本発明によれば、バンプの配列に疎密差があったとしても、応力を緩和することのできる、半導体装置及び半導体装置の製造方法が提供される。
【発明を実施するための最良の形態】
【００１７】
（第１の実施形態）
図面を参照しつつ、本発明に係る第１の実施形態について説明する。図４は、本実施形態に係る半導体装置を示す断面図である。
【００１８】
図４に示されるように、本実施形態の半導体装置は、配線基板１と、半導体チップ１３とを備えている。配線基板１は、チップ搭載面１２を有している。チップ搭載面１２には、電極端子群として、複数の電極端子５が形成されている。一方、半導体チップ１３は、半導体集積回路が形成されたチップ基板２を有している。チップ基板２には、バンプ形成面７が設けられており、このバンプ形成面７には、バンプ３群として複数のバンプ３が形成されている。半導体チップ１３は、バンプ形成面７がチップ搭載面１２と対向するように、配線基板１上に実装されている。バンプ形成面７におけるバンプ３の配列パターンは、チップ搭載面７における電極端子５の配列パターンと同じである。バンプ３と電極端子５とは、電気的に接続されている。また、半導体チップ１３と配線基板１との間は、封止樹脂４により封止されている。封止樹脂４によって、半導体チップ１３と配線基板１との接続部分が保護されている。
【００１９】
図４に示したように、本実施形態に係る半導体装置は、いわゆるフリップチップ型半導体パッケージである。
【００２０】
図５は、バンプ形成面７の一部におけるバンプの配列を示す概略図である。図５に示されるように、バンプ形成面７には、第１領域９と、第２領域１０と、第３領域１１とが設けられている。
【００２１】
第１領域９では、バンプ３が配置された領域の面積密度が第１密度である。
【００２２】
第２領域１０では、バンプ３が配置された領域の面積密度が第２密度である。第２密度は、第１密度よりも小さい。
【００２３】
第３領域１１は、第１領域９と第２領域１０との間の疎密差に起因する応力を抑制するために設けられている。第３領域１１は、第１領域９と第２領域１０との境界部分に配置されている。第３領域１１では、バンプ３が配置された領域の面積密度が、第３密度である。第３密度は、第２密度よりも大きく、第１密度よりも小さい。すなわち、バンプが配置された領域の面積密度は、第１領域９、第３領域１１、及び第２領域１０の順に大きい。
【００２４】
尚、面積密度とは、所定の領域において、バンプが配置されている部分の面積が、バンプが配置されている部分の面積とバンプが配置されていない部分の面積との和、に対して占める割合である。
【００２５】
尚、第１領域９、第２領域１０、及び第３領域１１において、バンプ３のサイズは同じである。すなわち、第１領域９、第２領域１０、及び第３領域１１では、単位面積あたりのバンプ３の個数が異なっており、その結果、バンプが配置された領域の面積密度が異なっている。バンプ３の間隔は、第１領域９、第２領域１０、及び第３領域１１のそれぞれの領域内で概ね等しい。
【００２６】
上述のような半導体装置を製造する際には、まず、半導体チップ１３と配線基板１とが準備される。半導体チップ１３を準備する際、バンプ３は、フラックスを用いて形成される。その後、半導体チップ１３が配線基板１上に実装される。このとき、ＩＲリフロー処理などの熱処理が行われる。
【００２７】
熱処理を行った場合には、バンプ３部分とその他の部分との間の熱膨張係数の違いにより、応力が発生しやすい。しかし、本実施形態では、図５に示されるように、第１領域９と第２領域１０との間の境界部分に第３領域１１が設けられているため、バンプ形成面７におけるバンプ３の疎密に、グラデーションがつけられている。これにより、バンプ３の疎密が急激に変化する部分を無くすことができ、応力を緩和させることができる。その結果、バンプクラックやチップクラックが抑制される。
【００２８】
図６は、本実施形態において発生する応力分布のシミュレーション結果を示している。応力発生部分８は、第１領域９と第３領域１１との境界部分と、第３領域１１と第２領域１０との境界部分とに形成されている。第３領域１１を設けない場合（図３参照）と比較して、応力発生部分８が分散している。
【００２９】
図７は、応力の大きさのシミュレーション結果を示している。図７中、縦軸は応力の大きさを示している。また、横軸は、本実施形態（第１の実施形態）と、比較例１とを示している。比較例１は、第３領域１１に対応する領域が第２領域に置き換えられた例である。図７中、白丸は、第１領域９と第３領域１１との境界部分における応力を示し、黒丸は、第３領域１１と第２領域１０との境界部分における応力を示している。比較例１では、本実施形態で示された位置と同じ位置における応力が、白丸及び黒丸として示されている。
【００３０】
図７に示されるように、比較例１と比較すると、本実施形態では、第１領域９と第３領域１１との境界部分と、第３領域１１と第２領域１０との境界部分とのいずれにおいても、応力の大きさが低減されている。すなわち、第３領域１１を設けることにより、応力が緩和されることが、シミュレーション結果からも確認される。
【００３１】
なお、本実施形態では、半導体チップ１３が配線基板１上にフリップチップ実装される場合について説明したが、本発明はこれに限定されるものではなく、半導体チップがバンプでチップや基板などに実装されるいかなる状況にも適用できることは言うまでも無い。
【００３２】
（第２の実施形態）
続いて、第２の実施形態について説明する。図８は、第２の実施形態に係る半導体装置におけるバンプ形成面７を示している。本実施形態では、第１の実施形態に対して、第３領域１１におけるバンプ３のサイズ及び配置が異なっている。その他の点については、第１の実施形態と同様とすることができるので、詳細な説明は省略する。
【００３３】
本実施形態では、第１の実施形態と同様に、第３領域１１においてバンプ３が配置された領域の面積密度（第３密度）は、第２密度よりも大きく、第１密度よりも小さい。但し、本実施形態では、第３領域１１に配置されたバンプ３の単位面積あたりの数は、第２領域９と同じである。一方で、第３領域１１に配置されたバンプ３のサイズが、第１領域９及び第２領域１０に配置されたバンプ３のサイズよりも、大きい。なお、第１領域９と第２領域１０とでは、バンプ３のサイズは同じである。
【００３４】
すなわち、本実施形態では、バンプ３のサイズが第３領域１１と第２領域１０とで異なっている。これにより、バンプ形成面７におけるバンプの面積密度にグラデーションが生じている。
【００３５】
本実施形態においても、第１の実施形態と同様に、応力を緩和することができ、バンプクラックやチップクラックを抑制することができる。
【００３６】
図９は、第３領域１１におけるバンプサイズと、応力との関係を示すシミュレーション結果である。図９中、横軸は、第３領域１１に配置されたバンプ３のサイズを示す。また、縦軸は、応力の大きさを示す。また、第１の実施形態と同様、白丸は、第１領域９と第３領域１１との境界部分における応力を示し、黒丸は、第３領域１１と第２領域１０との境界部分における応力を示している。また、第１領域９及び第２領域１０におけるバンプサイズは、１．００である。また、第３領域１１におけるバンプの単位面積あたりの数は、第２領域１０と同じであるものとする。
【００３７】
図９に示されるように、応力の大きさは、第３領域１１におけるバンプサイズが１．１５のときに最も小さく、第３領域１１におけるバンプサイズが０．８５のときに最も大きい。すなわち、第３領域におけるバンプサイズを大きくすることによって、応力が緩和されることが確認された。
【００３８】
（第３の実施形態）
続いて、第３の実施形態について説明する。図１０は、第３の実施形態に係る半導体装置におけるバンプ形成面７を示している。本実施形態では、バンプ形成面７に設けられたバンプ群に、実バンプ３−１と、ダミーバンプ３−２とが含まれている。その他の点については、既述の実施形態と同様とすることができるので、詳細な説明は省略する。
【００３９】
実バンプ３−１は、半導体チップ１３と配線基板１との電気的接続に用いられるバンプである。一方、ダミーバンプ３−２は、バンプが配置された領域の面積密度をコントロールするために設けられており、半導体チップ１３と配線基板１との電気的接続には用いられない。
【００４０】
本実施形態によれば、既述の実施形態と同様の作用効果により、応力を緩和することができる。加えて、ダミーバンプ３−２によりバンプ３が配置された領域の面積密度をコントロールすることができるため、バンプ３のレイアウトを決定する際の制限を少なくすることができ、有利である。
【００４１】
以上、第１〜第３の実施形態を用いて本発明を詳細に説明した。ただし、説明された実施形態は、互いに独立するものではなく、矛盾の無い範囲内で組み合わせて使用することも可能である。
【図面の簡単な説明】
【００４２】
【図１】バンプ形成面におけるバンプの配列の一例を示す概略図である。
【図２】バンプ形成面におけるバンプの配列の他の一例を示す概略図である。
【図３】応力分布のシミュレーション結果である。
【図４】第１の実施形態に係る半導体装置を示す断面図である。
【図５】バンプ形成面の一部におけるバンプの配列を示す概略図である。
【図６】第１の実施形態における応力分布のシミュレーション結果である。
【図７】応力の大きさのシミュレーション結果である。
【図８】第２の実施形態に係る半導体装置におけるバンプ形成面を示す概略図である。
【図９】バンプサイズと、応力との関係を示すシミュレーション結果である。
【図１０】第３の実施形態に係る半導体装置におけるバンプ形成面を示す概略図である。
【符号の説明】
【００４３】
１ 配線基板
２ チップ基板
３ バンプ
３−１ 実バンプ
３−２ ダミーバンプ
４ 封止樹脂
５ 電極パッド
７ バンプ形成面
８ 応力発生部分
９ 第１領域
１０ 第２領域
１１ 第３領域
１２ チップ搭載面
１３ 半導体チップ
１０１ バンプ
１０２ バンプ形成面
１０３ 第１領域
１０４ 第２領域
１０５ 応力集中部分
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体パッケージ（半導体装置）は、半導体チップと、その半導体チップが実装される配線基板とを備えている。その半導体チップには、突起状のバンプが形成されたバンプ形成面が設けられる。バンプの材料としては、例えば、半田が用いられる。半導体チップは、バンプ形成面で、配線基板上に実装される。
【０００３】
半導体装置では、半導体チップの実装時や実装後に、半導体チップやバンプに応力がかかることがある。例えば、バンプを形成するときにフラックスを用いる場合、半導体チップはＩＲリフロー処理などの熱処理により、配線基板上に実装される。このとき、バンプ部分とその他の部分との熱膨張係数の違いなどにより、応力が発生することがある。このような応力は、バンプクラックやチップクラックの原因となるため、低減されることが望まれる。
【０００４】
関連技術として、特許文献１（特開２００７−２４２７８２）には、半導体基板に外部接続用電極をなすバンプが接合された半導体装置において、バンプが実装基板から受ける応力を緩和あるいは吸収すると共に、電気的接続の安定性を確保できることを課題とした技術が記載されている。
【０００５】
別の関連技術として、特許文献２（特開２００７−１４２０１７）が挙げられる。特許文献２には、チップの外周部で発生する応力を分散させる為、チップと配線基板間のバンプを円形に配置し、中心から外周に向かって異なる大きさ径をもつバンプを配置することが記載されている。
【０００６】
【特許文献１】特開２００７−２４２７８２号公報
【特許文献２】特開２００７−１４２０１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
半導体チップのバンプ形成面に発生する応力は、そのバンプ形成面に配置されたバンプの疎密差によって、顕著に増加する場合がある。
【０００８】
図１は、バンプ形成面１０２におけるバンプ１０１の配列の一例を示す概略図である。図１に示される例では、バンプ１０１が、均一に配置されている。このような場合には、バンプの疎密差が存在しないので、バンプの疎密による応力の発生も少ない。
【０００９】
図２は、バンプ形成面１０２におけるバンプ１０１の配列の他の一例を示す概略図である。図２に示される例では、バンプ形成面１０２に、バンプ１０１が密に配置された第１領域１０３と、バンプ１０１が疎に配置された第２領域１０４とが存在する。図３は、半導体チップの実装時及び実装後に発生する応力分布のシミュレーション結果である。図３は、図２に示したバンプ形成面１０２を有する半導体チップを用いた場合のシミュレーション結果である。図３に示されるように、第１領域１０３と第２領域１０４との境界部分に、応力発生部分１０５が形成される。
【００１０】
すなわち、図３に示されるように、バンプ１０１の配列に顕著な疎密さがある場合には、製品にとって問題となる応力が発生してしまうことがある、という問題点があった。
【課題を解決するための手段】
【００１１】
本発明に係る半導体装置は、配線基板（１）と、バンプ（３）群が形成されたバンプ形成面（７）を備え、バンプ（３）群により配線基板（１）上に実装された半導体チップとを具備する。そのバンプ形成面（７）は、バンプ（３）が配置された領域の面積密度が第１密度である第１領域（９）と、バンプ（３）が配置された領域の面積密度がその第１密度よりも小さい第２密度である第２領域（１０）と、第１領域（９）と第２領域（１０）との境界部分に設けられた第３領域（１１）とを備えている。第３領域（１１）は、バンプ（３）が配置された領域の面積密度が、その第２密度よりも大きく、その第１密度よりも小さい領域である。
【００１２】
この発明によれば、第３領域（１１）を設けることによって、第１領域（９）と第２領域（１０）との間で発生するバンプの疎密差による応力が緩和される。その結果、応力によるバンプクラックやチップクラックを抑制することができる。
【００１３】
本発明に係る半導体チップは、配線基板（１）上に実装されたときに配線基板（１）と対向し、配線基板（１）と電気的に接続されるバンプ（３）群が形成されたバンプ形成面
（７）を具備する。バンプ形成面（７）は、バンプ（３）が配置された領域の面積密度が第１密度である第１領域（９）と、バンプ（３）が配置された領域の面積密度が前記第１密度よりも小さい第２密度である第２領域（１０と、半導体チップを配線基板（１）上に実装する際に生じる応力を緩和する第３領域（１１）とを備えている。第３領域（１１）は、第１領域（９）と第２領域（１０）との境界部分に設けられている。第３領域（１１）は、バンプ（３）が配置された領域の面積密度が、その第２密度よりも大きく、その第１密度よりも小さい領域である。
【００１４】
本発明に係る配線基板は、半導体チップが搭載されるチップ搭載面（１２）を有している。チップ搭載面（１２）には、電極端子（５）が、上述の半導体チップのバンプ形成面（７）に対応するパターンで配置されている。
【００１５】
本発明にかかる半導体装置の製造方法は、電極端子（５）群を備える配線基板（１）を準備する工程と、バンプ（３）群が形成されたバンプ形成面（７）を備え、バンプ形成面（７）はバンプ（３）が配置された領域の面積密度が第１密度である第１領域（９）と、バンプ（３）が配置された領域の面積密度がその第１密度よりも小さい第２密度である第２領域（１０）と、その半導体チップを配線基板（１）上に実装する際に生じる応力を緩和する第３領域（１１）とを備え、第３領域（１１）は、第１領域（９）と第２領域（１０）との境界部分に設けられ、バンプ（３）が配置された領域の面積密度が、第２密度よりも大きく、その第１密度よりも小さい領域である半導体チップを準備する工程と、その半導体チップを、バンプ（３）群が電極端子（５）群と対向するように、配線基板（１）上に熱処理により実装する工程とを具備する。
【発明の効果】
【００１６】
本発明によれば、バンプの配列に疎密差があったとしても、応力を緩和することのできる、半導体装置及び半導体装置の製造方法が提供される。
【発明を実施するための最良の形態】
【００１７】
（第１の実施形態）
図面を参照しつつ、本発明に係る第１の実施形態について説明する。図４は、本実施形態に係る半導体装置を示す断面図である。
【００１８】
図４に示されるように、本実施形態の半導体装置は、配線基板１と、半導体チップ１３とを備えている。配線基板１は、チップ搭載面１２を有している。チップ搭載面１２には、電極端子群として、複数の電極端子５が形成されている。一方、半導体チップ１３は、半導体集積回路が形成されたチップ基板２を有している。チップ基板２には、バンプ形成面７が設けられており、このバンプ形成面７には、バンプ３群として複数のバンプ３が形成されている。半導体チップ１３は、バンプ形成面７がチップ搭載面１２と対向するように、配線基板１上に実装されている。バンプ形成面７におけるバンプ３の配列パターンは、チップ搭載面７における電極端子５の配列パターンと同じである。バンプ３と電極端子５とは、電気的に接続されている。また、半導体チップ１３と配線基板１との間は、封止樹脂４により封止されている。封止樹脂４によって、半導体チップ１３と配線基板１との接続部分が保護されている。
【００１９】
図４に示したように、本実施形態に係る半導体装置は、いわゆるフリップチップ型半導体パッケージである。
【００２０】
図５は、バンプ形成面７の一部におけるバンプの配列を示す概略図である。図５に示されるように、バンプ形成面７には、第１領域９と、第２領域１０と、第３領域１１とが設けられている。
【００２１】
第１領域９では、バンプ３が配置された領域の面積密度が第１密度である。
【００２２】
第２領域１０では、バンプ３が配置された領域の面積密度が第２密度である。第２密度は、第１密度よりも小さい。
【００２３】
第３領域１１は、第１領域９と第２領域１０との間の疎密差に起因する応力を抑制するために設けられている。第３領域１１は、第１領域９と第２領域１０との境界部分に配置されている。第３領域１１では、バンプ３が配置された領域の面積密度が、第３密度である。第３密度は、第２密度よりも大きく、第１密度よりも小さい。すなわち、バンプが配置された領域の面積密度は、第１領域９、第３領域１１、及び第２領域１０の順に大きい。
【００２４】
尚、面積密度とは、所定の領域において、バンプが配置されている部分の面積が、バンプが配置されている部分の面積とバンプが配置されていない部分の面積との和、に対して占める割合である。
【００２５】
尚、第１領域９、第２領域１０、及び第３領域１１において、バンプ３のサイズは同じである。すなわち、第１領域９、第２領域１０、及び第３領域１１では、単位面積あたりのバンプ３の個数が異なっており、その結果、バンプが配置された領域の面積密度が異なっている。バンプ３の間隔は、第１領域９、第２領域１０、及び第３領域１１のそれぞれの領域内で概ね等しい。
【００２６】
上述のような半導体装置を製造する際には、まず、半導体チップ１３と配線基板１とが準備される。半導体チップ１３を準備する際、バンプ３は、フラックスを用いて形成される。その後、半導体チップ１３が配線基板１上に実装される。このとき、ＩＲリフロー処理などの熱処理が行われる。
【００２７】
熱処理を行った場合には、バンプ３部分とその他の部分との間の熱膨張係数の違いにより、応力が発生しやすい。しかし、本実施形態では、図５に示されるように、第１領域９と第２領域１０との間の境界部分に第３領域１１が設けられているため、バンプ形成面７におけるバンプ３の疎密に、グラデーションがつけられている。これにより、バンプ３の疎密が急激に変化する部分を無くすことができ、応力を緩和させることができる。その結果、バンプクラックやチップクラックが抑制される。
【００２８】
図６は、本実施形態において発生する応力分布のシミュレーション結果を示している。応力発生部分８は、第１領域９と第３領域１１との境界部分と、第３領域１１と第２領域１０との境界部分とに形成されている。第３領域１１を設けない場合（図３参照）と比較して、応力発生部分８が分散している。
【００２９】
図７は、応力の大きさのシミュレーション結果を示している。図７中、縦軸は応力の大きさを示している。また、横軸は、本実施形態（第１の実施形態）と、比較例１とを示している。比較例１は、第３領域１１に対応する領域が第２領域に置き換えられた例である。図７中、白丸は、第１領域９と第３領域１１との境界部分における応力を示し、黒丸は、第３領域１１と第２領域１０との境界部分における応力を示している。比較例１では、本実施形態で示された位置と同じ位置における応力が、白丸及び黒丸として示されている。
【００３０】
図７に示されるように、比較例１と比較すると、本実施形態では、第１領域９と第３領域１１との境界部分と、第３領域１１と第２領域１０との境界部分とのいずれにおいても、応力の大きさが低減されている。すなわち、第３領域１１を設けることにより、応力が緩和されることが、シミュレーション結果からも確認される。
【００３１】
なお、本実施形態では、半導体チップ１３が配線基板１上にフリップチップ実装される場合について説明したが、本発明はこれに限定されるものではなく、半導体チップがバンプでチップや基板などに実装されるいかなる状況にも適用できることは言うまでも無い。
【００３２】
（第２の実施形態）
続いて、第２の実施形態について説明する。図８は、第２の実施形態に係る半導体装置におけるバンプ形成面７を示している。本実施形態では、第１の実施形態に対して、第３領域１１におけるバンプ３のサイズ及び配置が異なっている。その他の点については、第１の実施形態と同様とすることができるので、詳細な説明は省略する。
【００３３】
本実施形態では、第１の実施形態と同様に、第３領域１１においてバンプ３が配置された領域の面積密度（第３密度）は、第２密度よりも大きく、第１密度よりも小さい。但し、本実施形態では、第３領域１１に配置されたバンプ３の単位面積あたりの数は、第２領域９と同じである。一方で、第３領域１１に配置されたバンプ３のサイズが、第１領域９及び第２領域１０に配置されたバンプ３のサイズよりも、大きい。なお、第１領域９と第２領域１０とでは、バンプ３のサイズは同じである。
【００３４】
すなわち、本実施形態では、バンプ３のサイズが第３領域１１と第２領域１０とで異なっている。これにより、バンプ形成面７におけるバンプの面積密度にグラデーションが生じている。
【００３５】
本実施形態においても、第１の実施形態と同様に、応力を緩和することができ、バンプクラックやチップクラックを抑制することができる。
【００３６】
図９は、第３領域１１におけるバンプサイズと、応力との関係を示すシミュレーション結果である。図９中、横軸は、第３領域１１に配置されたバンプ３のサイズを示す。また、縦軸は、応力の大きさを示す。また、第１の実施形態と同様、白丸は、第１領域９と第３領域１１との境界部分における応力を示し、黒丸は、第３領域１１と第２領域１０との境界部分における応力を示している。また、第１領域９及び第２領域１０におけるバンプサイズは、１．００である。また、第３領域１１におけるバンプの単位面積あたりの数は、第２領域１０と同じであるものとする。
【００３７】
図９に示されるように、応力の大きさは、第３領域１１におけるバンプサイズが１．１５のときに最も小さく、第３領域１１におけるバンプサイズが０．８５のときに最も大きい。すなわち、第３領域におけるバンプサイズを大きくすることによって、応力が緩和されることが確認された。
【００３８】
（第３の実施形態）
続いて、第３の実施形態について説明する。図１０は、第３の実施形態に係る半導体装置におけるバンプ形成面７を示している。本実施形態では、バンプ形成面７に設けられたバンプ群に、実バンプ３−１と、ダミーバンプ３−２とが含まれている。その他の点については、既述の実施形態と同様とすることができるので、詳細な説明は省略する。
【００３９】
実バンプ３−１は、半導体チップ１３と配線基板１との電気的接続に用いられるバンプである。一方、ダミーバンプ３−２は、バンプが配置された領域の面積密度をコントロールするために設けられており、半導体チップ１３と配線基板１との電気的接続には用いられない。
【００４０】
本実施形態によれば、既述の実施形態と同様の作用効果により、応力を緩和することができる。加えて、ダミーバンプ３−２によりバンプ３が配置された領域の面積密度をコントロールすることができるため、バンプ３のレイアウトを決定する際の制限を少なくすることができ、有利である。
【００４１】
以上、第１〜第３の実施形態を用いて本発明を詳細に説明した。ただし、説明された実施形態は、互いに独立するものではなく、矛盾の無い範囲内で組み合わせて使用することも可能である。
【図面の簡単な説明】
【００４２】
【図１】バンプ形成面におけるバンプの配列の一例を示す概略図である。
【図２】バンプ形成面におけるバンプの配列の他の一例を示す概略図である。
【図３】応力分布のシミュレーション結果である。
【図４】第１の実施形態に係る半導体装置を示す断面図である。
【図５】バンプ形成面の一部におけるバンプの配列を示す概略図である。
【図６】第１の実施形態における応力分布のシミュレーション結果である。
【図７】応力の大きさのシミュレーション結果である。
【図８】第２の実施形態に係る半導体装置におけるバンプ形成面を示す概略図である。
【図９】バンプサイズと、応力との関係を示すシミュレーション結果である。
【図１０】第３の実施形態に係る半導体装置におけるバンプ形成面を示す概略図である。
【符号の説明】
【００４３】
１ 配線基板
２ チップ基板
３ バンプ
３−１ 実バンプ
３−２ ダミーバンプ
４ 封止樹脂
５ 電極パッド
７ バンプ形成面
８ 応力発生部分
９ 第１領域
１０ 第２領域
１１ 第３領域
１２ チップ搭載面
１３ 半導体チップ
１０１ バンプ
１０２ バンプ形成面
１０３ 第１領域
１０４ 第２領域
１０５ 応力集中部分
【特許請求の範囲】
【請求項１】
配線基板と、
バンプ群が形成されたバンプ形成面を備え、前記バンプ群により前記配線基板上に実装された半導体チップと、
を具備し、
前記バンプ形成面は、
バンプが配置された領域の面積密度が第１密度である第１領域と、
バンプが配置された領域の面積密度が前記第１密度よりも小さい第２密度である第２領域と、
前記第１領域と前記第２領域との境界部分に設けられた第３領域とを備え、
前記第３領域は、バンプが配置された領域の面積密度が、前記第２密度よりも大きく、前記第１密度よりも小さい
半導体装置。
【請求項２】
請求項１に記載された半導体装置であって、
前記配線基板は電極端子群を備え、
前記半導体チップは、前記バンプ群が前記電極端子群と対向するように、前記配線基板上に実装されている
半導体装置。
【請求項３】
請求項１または２に記載された半導体装置であって、
前記第３領域に形成されたバンプの単位面積あたりの数は、前記第２領域に形成されたバンプの単位面積あたりの数よりも多く、前記第１領域に形成されたバンプの単位面積あたりの数よりも少ない
半導体装置。
【請求項４】
請求項１乃至３のいずれかに記載された半導体装置であって、
前記第３領域に形成されたバンプのサイズは、前記第２領域に形成されたバンプのサイズよりも大きい
半導体装置。
【請求項５】
請求項１乃至４のいずれかに記載された半導体装置であって、
前記バンプ群は、前記配線基板と電気的に接続される実バンプと、前記配線基板と電気的に接続されないダミーバンプとを含んでいる
半導体装置。
【請求項６】
配線基板上に実装されたときに前記配線基板と対向し、前記配線基板と電気的に接続されるバンプ群が形成されたバンプ形成面
を具備し、
前記バンプ形成面は、
バンプが配置された領域の面積密度が第１密度である第１領域と、
バンプが配置された領域の面積密度が前記第１密度よりも小さい第２密度である第２領域と、
前記第１領域と前記第２領域との境界部分に設けられた第３領域とを備え、
前記第３領域は、バンプが配置された領域の面積密度が、前記第２密度よりも大きく、前記第１密度よりも小さい
半導体チップ。
【請求項７】
半導体チップが搭載されるチップ搭載面を有し、
前記チップ搭載面には、電極端子が、請求項５に記載された半導体チップの前記バンプ形成面に対応するパターンで配置されている
配線基板。
【請求項８】
電極端子群を備える配線基板を準備する工程と、
バンプ群が形成されたバンプ形成面を備え、前記バンプ形成面は、バンプが配置された領域の面積密度が第１密度である第１領域と、バンプが配置された領域の面積密度が前記第１密度よりも小さい第２密度である第２領域と、前記第１領域と前記第２領域との境界部分に設けられ、バンプが配置された領域の面積密度が、前記第２密度よりも大きく、前記第１密度よりも小さい第３領域とを備える、半導体チップを準備する工程と、
前記半導体チップを、前記バンプ群が前記電極端子群と対向するように、前記配線基板上に熱処理により実装する工程と、
を具備する
半導体の製造方法。
【請求項９】
請求項８に記載された半導体装置の製造方法であって、
前記第３領域に形成されたバンプの単位面積あたりの数は、前記第２領域に形成されたバンプの単位面積あたりの数よりも多く、前記第１領域に形成されたバンプの単位面積あたりの数よりも少ない
半導体装置の製造方法。
【請求項１０】
請求項８又は９に記載された半導体装置の製造方法であって、
前記第３領域に形成されたバンプのサイズは、前記第２領域に形成されたバンプのサイズよりも大きく、前記第１領域に形成されたバンプのサイズよりも小さい
半導体装置の製造方法。
【請求項１１】
請求項８乃至１０のいずれかに記載された半導体装置の製造方法であって、
前記半導体チップを実装する工程は、前記半導体チップを、前記バンプ群のうちの実バンプが前記配線基板と電気的に接続され、前記バンプ群のうちのダミーバンプが前記配線基板と電気的に接続されないように、実装する工程を含んでいる
半導体装置の製造方法。
【請求項１２】
請求項１乃至６のいずれかに記載された半導体装置であって、
前記バンプの間隔は、前記第１領域、前記第２領域、及び前記第３領域のそれぞれの領域内で概ね等しい
半導体装置の製造方法。
【請求項１】
配線基板と、
バンプ群が形成されたバンプ形成面を備え、前記バンプ群により前記配線基板上に実装された半導体チップと、
を具備し、
前記バンプ形成面は、
バンプが配置された領域の面積密度が第１密度である第１領域と、
バンプが配置された領域の面積密度が前記第１密度よりも小さい第２密度である第２領域と、
前記第１領域と前記第２領域との境界部分に設けられた第３領域とを備え、
前記第３領域は、バンプが配置された領域の面積密度が、前記第２密度よりも大きく、前記第１密度よりも小さい
半導体装置。
【請求項２】
請求項１に記載された半導体装置であって、
前記配線基板は電極端子群を備え、
前記半導体チップは、前記バンプ群が前記電極端子群と対向するように、前記配線基板上に実装されている
半導体装置。
【請求項３】
請求項１または２に記載された半導体装置であって、
前記第３領域に形成されたバンプの単位面積あたりの数は、前記第２領域に形成されたバンプの単位面積あたりの数よりも多く、前記第１領域に形成されたバンプの単位面積あたりの数よりも少ない
半導体装置。
【請求項４】
請求項１乃至３のいずれかに記載された半導体装置であって、
前記第３領域に形成されたバンプのサイズは、前記第２領域に形成されたバンプのサイズよりも大きい
半導体装置。
【請求項５】
請求項１乃至４のいずれかに記載された半導体装置であって、
前記バンプ群は、前記配線基板と電気的に接続される実バンプと、前記配線基板と電気的に接続されないダミーバンプとを含んでいる
半導体装置。
【請求項６】
配線基板上に実装されたときに前記配線基板と対向し、前記配線基板と電気的に接続されるバンプ群が形成されたバンプ形成面
を具備し、
前記バンプ形成面は、
バンプが配置された領域の面積密度が第１密度である第１領域と、
バンプが配置された領域の面積密度が前記第１密度よりも小さい第２密度である第２領域と、
前記第１領域と前記第２領域との境界部分に設けられた第３領域とを備え、
前記第３領域は、バンプが配置された領域の面積密度が、前記第２密度よりも大きく、前記第１密度よりも小さい
半導体チップ。
【請求項７】
半導体チップが搭載されるチップ搭載面を有し、
前記チップ搭載面には、電極端子が、請求項５に記載された半導体チップの前記バンプ形成面に対応するパターンで配置されている
配線基板。
【請求項８】
電極端子群を備える配線基板を準備する工程と、
バンプ群が形成されたバンプ形成面を備え、前記バンプ形成面は、バンプが配置された領域の面積密度が第１密度である第１領域と、バンプが配置された領域の面積密度が前記第１密度よりも小さい第２密度である第２領域と、前記第１領域と前記第２領域との境界部分に設けられ、バンプが配置された領域の面積密度が、前記第２密度よりも大きく、前記第１密度よりも小さい第３領域とを備える、半導体チップを準備する工程と、
前記半導体チップを、前記バンプ群が前記電極端子群と対向するように、前記配線基板上に熱処理により実装する工程と、
を具備する
半導体の製造方法。
【請求項９】
請求項８に記載された半導体装置の製造方法であって、
前記第３領域に形成されたバンプの単位面積あたりの数は、前記第２領域に形成されたバンプの単位面積あたりの数よりも多く、前記第１領域に形成されたバンプの単位面積あたりの数よりも少ない
半導体装置の製造方法。
【請求項１０】
請求項８又は９に記載された半導体装置の製造方法であって、
前記第３領域に形成されたバンプのサイズは、前記第２領域に形成されたバンプのサイズよりも大きく、前記第１領域に形成されたバンプのサイズよりも小さい
半導体装置の製造方法。
【請求項１１】
請求項８乃至１０のいずれかに記載された半導体装置の製造方法であって、
前記半導体チップを実装する工程は、前記半導体チップを、前記バンプ群のうちの実バンプが前記配線基板と電気的に接続され、前記バンプ群のうちのダミーバンプが前記配線基板と電気的に接続されないように、実装する工程を含んでいる
半導体装置の製造方法。
【請求項１２】
請求項１乃至６のいずれかに記載された半導体装置であって、
前記バンプの間隔は、前記第１領域、前記第２領域、及び前記第３領域のそれぞれの領域内で概ね等しい
半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１０−１２３６０２（Ｐ２０１０−１２３６０２Ａ）
【公開日】平成２２年６月３日（２０１０．６．３）
【国際特許分類】
【出願番号】特願２００８−２９３１９１（Ｐ２００８−２９３１９１）
【出願日】平成２０年１１月１７日（２００８．１１．１７）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２２年６月３日（２０１０．６．３）
【国際特許分類】
【出願日】平成２０年１１月１７日（２００８．１１．１７）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
[ Back to top ]