【課題】半導体基板上に形成された配線層間を通してスルーホールを形成する際に、アライメントズレによって発生する配線層とスルーホールとの接触に起因する電気的なショートに対するマージンを拡大する。
【解決手段】半導体基板１００上に絶縁膜１０１を堆積する工程と、絶縁膜上に導電膜１０２を堆積する工程と、導電膜にドライエッチング処理を実施して配線パターン１０５を形成する工程と、配線パターンを覆うように保護絶縁膜１１０を堆積する工程と、保護絶縁膜中に配線パターンの間を通すようにスルーホール１１１を形成する工程と、スルーホール内にプラグ１１２を形成する工程とを含み、配線パターンの上部の寸法を配線パターンの下部の寸法に比べて小さくすることで、配線パターンの上部間のスペース幅が配線パターンの下部間スペース幅より大きくする。 （もっと読む）

【課題】良好な特性を確保しながら、高い信頼性を得ることができる半導体装置及びその製造方法を提供する。
【解決手段】ＰＺＴ膜２４上にスパッタ法により厚さが５０ｎｍのＩｒＯ_X膜２５を形成する。ｘの値は、２未満とする。即ち、不飽和のイリジウム酸化膜を形成する。次に、ＲＴＡを行うことにより、ＰＺＴ膜２４を完全に結晶化させる。その後、ＩｒＯ_X膜２５上にスパッタ法により厚さが５０ｎｍ〜１００ｎｍのＩｒＯ_Y膜２６を形成する。ＩｒＯ_Yの組成はＩｒＯ_Xの組成よりもＩｒＯ₂の化学量論組成に近い組成（Ｘ＜Ｙ≦２）とする。これは、このような組成とすることにより、水素に対する触媒作用が抑えられ、ＰＺＴ膜２４が水素ラジカルにより還元されるという問題が抑制され、強誘電体キャパシタの水素耐性が向上するからである。次に、ＩｒＯ_Y膜２６上にスパッタ法により厚さが２０ｎｍ程度でアモルファス状態のＳｒ_XＲｕ_YＯ₃膜２７を形成する。 （もっと読む）

【課題】表面洗浄を含む半導体素子製造方法を提供する。
【解決手段】半導体基板上にコンタクトホールを持つ絶縁層を形成し、コンタクトホールに露出された表面の自然酸化物汚染物を、アルコール類有機化合物、例えば、グリコール類有機化合物またはイソプロピルアルコール（ＩＰＡ）に分散されたふっ素（Ｆ）を含む化学種を含むエッチング液（ｅｔｃｈａｎｔ）を用いて、好ましくは１．０以下の低選択比（ｌｏｗ ｓｅｌｅｃｔｉｖｉｔｙ）で洗浄する。その後、コンタクトホールを導電層で埋め込んで連結コンタクトを形成する。 （もっと読む）

【課題】コンタクトプラグを高い歩留まりにて形成し、半導体記憶装置の製造過程における歩留まりを向上させる構造の半導体記憶装置及びその製造方法を提供する。
【解決手段】本発明の半導体記憶装置は、半導体基板と、半導体基板の表面に形成されたＭＯＳトランジスタと、ＭＯＳトランジスタのゲート間に配置され、ＭＯＳトランジスタのソース及びドレインそれぞれに接続された多結晶シリコン膜のセルコンタクトプラグと、セルコンタクトプラグ上に設けられたパッド金属層と、パッド金属層上に設けられた層間絶縁膜と、層間絶縁膜上に設けられた記憶容量部と、層間絶縁膜を貫通する開口部に配置され、記憶容量部と前記パッド金属層を接続するコンタクトプラグとを有する。 （もっと読む）

【課題】本発明は、ＣＯＰ構造を採用することなしにセル面積の縮小と強誘電体キャパシタ面積の増加を実現することを最も主要な特徴とする。
【解決手段】基板５１と、拡散領域５４Ａと、その上に形成された層間絶縁膜５５と、層間絶縁膜５５に形成され、拡散領域５４Ａに通じるホール５７Ａ及び５７Ｂと、ホール５７Ａ及び５７Ｂ内に形成され、拡散領域５４Ａと電気的に接続された下部電極５９と、下部電極５９上に形成された強誘電体膜６０と、強誘電体膜６０上に形成された上部電極６１とを有し、下部電極５９、強誘電体膜６０及び上部電極６０でそれぞれ強誘電体キャパシタが構成されている。 （もっと読む）

【課題】電気光学装置において、コンタクトホールを形成する工程を低減でき、製造プロセスの単純化を可能とする。
【解決手段】電気光学装置は、基板（１０）上に、複数の画素電極（９ａ）と、画素電極（９ａ）を駆動するための一の配線、電極又は電子素子の少なくとも一部を夫々構成すると共に、互いに同一の導電膜から形成された複数の第１導電部（６ａ、９３）と、画素電極を駆動するための他の配線、電極又は電子素子の少なくとも一部を夫々構成すると共に、複数の第１導電部と絶縁膜を介して異なる層に夫々配置された複数の導電膜から夫々形成された複数の第２導電部（１１ａ、１ａ、３ｂ、７１、７５）とを備える。複数の第２導電部は夫々、複数の第１導電部の少なくともいずれかと絶縁膜に形成されたコンタクトホール（８４、８１、８１０、８１３、８１４）を介して電気的に接続される。 （もっと読む）

【課題】残留分極値を向上させることのできる誘電体キャパシタを提供する。
【解決手段】本発明にかかる誘電体キャパシタ１００は、基体１０上に形成されたＴｉＡｌＮ膜１２と、ＴｉＡｌＮ膜の上方に形成された第１電極２０と、第１電極の上方に形成された誘電体膜３０と、誘電体膜の上方に形成された第２電極４０と、を含み、ＴｉＡｌＮ膜は、結晶質であり、前記基体の表面と平行に（２００）面が優先配向している。 （もっと読む）

【課題】 電気的特性や信頼性等に優れたスタック型ＤＲＡＭのキャパシタを得る。
【解決手段】 ＭＩＳトランジスタのソース又はドレインの一方に接続された下部電極と、前記下部電極の上面及び側面上に形成されたキャパシタ絶縁膜と、前記キャパシタ絶縁膜上に形成された上部電極とからなる電荷保持用のキャパシタを有する半導体装置であって、前記下部電極の底部近傍の側面は凹んでおり、この凹んだ部分は前記キャパシタ絶縁膜とは異なる絶縁膜に接している。 （もっと読む）

【課題】反応生成物の除去に要する時間を短縮し、シリコン酸化物を効率良くエッチングできるエッチング方法及び記録媒体を提供する。
【解決手段】シリコン酸化物をエッチングする工程において、シリコン酸化物に対してハロゲン元素を含むガス及び塩基性ガスを供給し、シリコン酸化物とハロゲン元素を含むガス及び塩基性ガスとを化学反応させ、シリコン酸化物を変質させて反応生成物を生成させる変質工程と、反応生成物を除去する除去工程とを行い、前記除去工程は、反応生成物の昇温を促進させる第一の工程Ｓ３ｂと、前記反応生成物の気化を促進させる第二の工程Ｓ３ｄとを有することとした。 （もっと読む）

【課題】互いに隣接するシリコンエピタキシャル層同士のショートを防止する。
【解決手段】活性領域１３の露出面をドライエッチング又はウェットエッチングで掘り下げることにより、活性領域１３の露出面には凹部１３ａが形成される。これにより、素子分離領域１２を構成するフィールド酸化膜１２の側面部分１２ａが露出し、凹部１３ａの周囲がフィールド酸化膜の側面部分１２ａで囲まれた状態となる。その後、凹部１３ａが形成された活性領域１３の露出面にシリコンエピタキシャル層１９を形成する。ここで、活性領域の露出面は掘り下げられており、活性領域１３の幅方向の両端はフィールド酸化膜による壁で囲われていることから、シリコンエピタキシャル層１９の横方向への成長を抑制することができ、互いに隣接するシリコンエピタキシャル層１９、１９間のショートを防止することができる。 （もっと読む）

【課題】
絶縁膜に形成した深孔内に王冠構造のキャパシタを設ける場合、深孔内壁に形成した第１の上部電極とプレートとなる第２の上部電極との間に誘電体が介在するため、上部電極相互の接続が困難になる問題を解決する。
【解決手段】
深孔の内壁に形成される第１の上部電極２２７を導体膜２２４、導体プラグ２３６ａを介して配線２４１ａに接続し、プレートとなる第２の上部電極２３１を導体プラグ２３９ａを介して配線２４１ａに接続する構成とし、第１の上部電極と第２の上部電極を接続する。 （もっと読む）

【課題】 半導体素子のコンタクト形成方法を提供する。
【解決手段】 第１ハードマスク膜を有する多数の導電ラインが形成されたシリコン基板を設け、導電ラインを覆うようにシリコン基板上に層間絶縁膜を形成し、導電ラインの第１ハードマスク膜が露出するように層間絶縁膜をＣＭＰ処理し、層間絶縁膜の一部の厚さを除去し、層間絶縁膜の一部の厚さが除去された基板結果物上に第２ハードマスク膜を形成し、導電ラインの第１ハードマスク膜が露出するように第２ハードマスク膜をＣＭＰ処理し、該第２ハードマスク膜のコンタクト形成領域に形成された部分をエッチングしてハードマスクパターンを形成し、ハードマスクパターンをエッチング障壁として利用して層間絶縁膜をエッチングして、基板のコンタクト形成領域をオープンさせ、コンタクト形成領域を埋め込むように導電膜を蒸着し、導電ラインの第１ハードマスク膜が露出するように導電膜と残留したハードマスクパターンとを除去する。 （もっと読む）

【課題】
ワード線間に位置するコンタクトホールをＳＡＣ法を用いてドライエッチングで形成してさえも、ワード線カバー膜の肩がエッチングされコンタクトプラグとワード線とがショートする問題を回避する方法を提供する。
【解決手段】
コンタクトホールの側面、底面およびその他の露出する表面を全て窒化シリコン膜で覆った状態で酸化シリコン膜からなるコンタクトホール部分の絶縁膜をフッ酸含有溶液を用いて除去する。ドライエッチングを用いないので肩がエッチングされるのを回避できる。 （もっと読む）

【課題】 半導体基体中に高いＱ値のスパイラル形状インダクタを形成する。
【解決手段】 能動デバイス領域からなる半導体基体上に形成されたインダクタであって、インダクタは半導体基体に積層される誘電体層上に形成された導電線からなる。導電線は、一つの実施例においては平面スパイラル形状である所望の形状にパターン成形され、エッチング加工される。インダクタの下の基体領域はインダクタのＱ値を上げるために除去される。 （もっと読む）

【課題】ＳＡＣプロセスを用い、ビット線容量（Ｃｂ）の増加を抑えるとともに、ＳＡＣ破れを防止し、且つセルコンタクトのトップ径を十分に広くすることを可能とする。
【解決手段】それぞれ保護絶縁膜１０５ｐで覆われたゲート電極１０４ｇを形成し、保護絶縁膜１０５ｐ間及び前記保護絶縁膜１０５ｐ上を含む全面に第１層間絶縁膜１１０を形成し、第１層間絶縁膜１１０を前記保護絶縁膜の上面が露出するまで研磨除去した後、第２層間絶縁膜１１１を全面に形成し、ゲート電極１０４ｇ間に形成された第１及び第２層間絶縁膜を自己整合的にエッチングすることにより、コンタクトホール１１３を形成する。その後、コンタクトホール１１３を埋め込むように全面にプラグ用導電膜を形成し、そのプラグ用導電膜を第２層間絶縁膜の上面が露出するまで研磨除去することにより、コンタクトホール１１３内に埋め込まれた第１コンタクトプラグ１１４ｃｐを形成する。 （もっと読む）

【課題】アスペクト比が大きな配線層を有する半導体装置であって、半導体装置製造プロセスのスループットを低下させることなく、ボイドを介した導電性プラグ間の短絡を抑制可能な半導体装置を提供する。
【解決手段】半導体装置１０は、半導体基板１１上で相互に並行して延在する２つの配線１４_１，１４_２と、２つの配線１４_１，１４_２を覆って堆積された層間絶縁膜と、２つの配線１４_１，１４_２の間で層間絶縁膜を貫通して形成された２つのコンタクトプラグ１９_１，１９_２とを備える。２つのコンタクトプラグ１９_１，１９_２の間で、２つの配線１４_１，１４_２の相互に対向する側面は、２つの配線１４_１，１４_２を含む面内方向に凹凸形状を有する。 （もっと読む）

【課題】高度に微細化が進んでもコンタクト抵抗、バリア性及び金属埋め込み特性の三者を同様に満足のいくものとする高信頼性のコンタクトプラグ構造を有した半導体装置の製造方法を提供する。
【解決手段】下層と上層の電気的接続をするため絶縁膜４１にコンタクトホール４２を形成し、コンタクトホール４２内に第１の高融点金属膜４３を堆積し、第１の高融点金属膜４３の表面を窒化し、第１の高融点金属膜の窒化表面４４上に第２の高融点金属膜４５を堆積し、第２の高融点金属膜４５を熱処理により窒化物４６に変化させる。 （もっと読む）

【課題】微細な素子分離領域の形成に際して、半導体基板の表面のダメージを防止しつつ、ボイドの発生を抑制できる半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板１１の表面に素子分離溝１６を形成する工程と、素子分離溝１６の表面に熱酸化膜１７を形成する工程と、半導体基板１１上に熱酸化膜１７を介して酸窒化シリコン膜１８を堆積する工程と、酸窒化シリコン膜１８を酸化雰囲気中で熱処理する工程と、熱酸化膜１７及び熱処理後の酸窒化シリコン膜１８の上部をエッチングする工程とを有する。 （もっと読む）

【課題】本発明はオフ電流が低く、オンオフ比の大きい有機半導体トランジスタを比較的に低いコストで提供する。
【解決手段】本発明の半導体装置は、基板上に配置された複数の電極(105)と、上記電極の相互間に配置された有機半導体層(108)と、上記有機半導体層の両側にそれぞれ配置された第１及び第２のゲート電極(102,110)と、上記有機半導体層と上記第１及び第２のゲート電極との相互間に配置されるゲート絶縁層(103,109)とを含み、上記第１及び第２のゲート電極は互いに接続され、両ゲート電極のうち少なくとも一方の電極が印刷法によって形成されている。 （もっと読む）

【課題】 メモリサイズを小さくすることが可能なメモリを提供する。
【解決手段】 このメモリは、ｐ型シリコン基板１１の主表面に形成され、メモリセル９に含まれるダイオード１０のカソードおよびワード７として機能するｎ型不純物領域１２と、ｎ型不純物領域１２の表面に所定の間隔を隔てて複数形成され、ダイオード１０のアノードとして機能するｐ型不純物領域１４と、ｐ型シリコン基板１１上に形成され、ｐ型不純物領域１４に接続されるビット線８と、ビット線８よりも下層に設けられ、ｎ型不純物領域１２に対して所定の間隔ごとに接続される配線層２７とを備えている。 （もっと読む）