【課題】ＳＡＣプロセスによるコンタクト形成において、ゲート電極とコンタクトとのショートを生じにくくし、歩留まりの向上を図ること。
【解決手段】シリコン基板１に直交する面内において、ゲート電極３，４，５のうちゲートマスク６，７に近い第２電極部（窒化タングステン）４及び第３電極部（タングステン）５をゲートマスク６，７よりも幅小となるようにし、ゲート電極３，４，５とセルコンタクトプラグ１５との間のショートマージンを増加させた。 （もっと読む）

【課題】穴径の小さいホールを容易かつ確実に形成することを可能ならしめる半導体装置の製造方法を提供する。
【解決手段】炭素と水素を主元素とし所定の開口径を有する穴部１４を備えたレジスト膜１２を絶縁膜１０上に形成し（ＳＴ１）、このレジスト膜１２をマスク材として絶縁膜１０の途中深さまでエッチング加工し（ＳＴ２）、レジスト膜１２をＸｅＦ_２ガス雰囲気に暴露することにより、レジスト膜１２の表面を膨張させて穴部１４の開口径を縮小させ（ＳＴ３）、こうして生成したレジスト膨張部１２ａと元のレジスト膜１２をマスク材として絶縁膜１０の下端面までエッチング加工し（ＳＴ４）、ホール１６を形成する。 （もっと読む）

【課題】コンタクトスペーサを備えるコンタクト構造体の形成方法及びそれを用いた半導体素子の製造方法を提供する。
【解決手段】本発明のコンタクト構造体の形成方法は、半導体基板上に層間絶縁膜を形成する工程と、層間絶縁膜をパターニングして半導体基板の所定領域を露出させるコンタクトホールを形成する工程と、半導体基板の主表面に対して傾斜した蒸着方向を有する蒸着法を用いてコンタクトホールの側壁にコンタクトスペーサを形成する工程と、を有する。このとき、蒸着方向は主表面と主表面に対する法線との間に位置する。それと共に、このコンタクト構造体の形成方法を用いた半導体素子の製造方法も提供される。 （もっと読む）

【課題】ＭＯＮＯＳ型不揮発性半導体記憶装置において、製造時にメモリセルを紫外線から保護する紫外線遮光膜を安定して形成できるようにする。
【解決手段】半導体基板１の上部にＸ方向に延びるビット線拡散層９と、半導体基板１の上にＹ方向に延びると共に電荷トラップ膜４及びゲート電極５からなるゲート構造体とを有する不揮発性半導体記憶装置に、ビット線拡散層３と接続される第１のコンタクト９が形成された第１の層間絶縁膜８と、該第１の層間絶縁膜８の上に形成された紫外線遮光膜１０及び第２の層間絶縁膜１１を貫通して下端部が第１のコンタクト９と接し且つ上端部が金属配線１３と接続される第２のコンタクト１２とを設ける構成とする。 （もっと読む）

【課題】 ゲート電極の側壁絶縁膜のエッチングを効果的に防止することが可能な半導体装置を提供する。
【解決手段】 半導体基板１１と、半導体基板上に形成されたゲート絶縁膜１３と、ゲート絶縁膜上に形成されたゲート電極２２と、ゲート電極の側面に形成された第１の絶縁膜１７と、第１の絶縁膜の表面を覆い、第１の絶縁膜とは異なった材料で形成された第２の絶縁膜２８と、半導体基板、ゲート電極及び第２の絶縁膜を覆い、第２の絶縁膜とは異なった材料で形成された第３の絶縁膜２３とを備える。 （もっと読む）

【課題】積層した導電体層を駆動回路などに接続する部分の製造効率を向上し、且つ信頼性を向上させること。
【解決手段】本発明の積層配線構造体は、導電体層と絶縁層とが交互に積層された積層部と、最上層の絶縁層から形成され導電体層それぞれに達し、側面が導電体層と絶縁膜を介して形成された複数のコンタクトと、を有している。また、コンタクトのうち少なくとも１つは、導電体層で区切られた複数の部分を有し、
上層の導電体層に区切られるコンタクトの内径より、下層の導電体層に接続されるコンタクトの開口部の内径が小さいことを特徴とすることもできる。 （もっと読む）

【課題】複数の異なる配線箇所に単一のコンタクト電極を形成した構造を有する半導体装置において、製造歩留まりを向上させる。
【解決手段】半導体基板１の主面の第１方向Ａに延在し、その主面上にゲート絶縁膜ＧＺ１を介して形成され、側壁にサイドウォールスペーサ５を備えたゲート電極ＧＥ３と、その側方下部である第１部分Ｊに達するソース／ドレイン領域ｐ１Ｊと、半導体基板１の主面を覆うようにして順に形成された、エッチング速度の異なる窒化シリコン膜６および酸化シリコン膜７を有する半導体装置であって、第１部分Ｊにおいて、ゲート電極ＧＥ３はサイドウォールスペーサ５に覆われておらず、ゲート電極ＧＥ３の上面、側面およびソース／ドレイン領域ｐ１Ｊは、シリサイド層４Ｊによって覆われることで電気的に接続され、シリサイド層４Ｊにはノードコンタクト電極ＮＣ２が電気的に接続されている。 （もっと読む）

【課題】高い信頼性を有するＤＲＡＭの半導体素子、及びその製造方法を提供する。
【解決手段】半導体素子は、基板１００上のワードラインとなるゲート電極１１５と、ゲート電極１１５の側壁スペーサ１１８と、側壁スペーサ１１８によってゲート電極１１５から分離され、基板の不純物領域１２０と電気的に連結されたコンタクト１６０と、コンタクト１６０に電気的に連結されたコンタクトパッド１６５と、コンタクトパッド１６５の側面と接し、コンタクトパッド１６５の間に配置された保護パターン１４５と、コンタクトパッド１６５上のストレージノード１７０と、を含む。コンタクトパッド１６５は、対向するストレージノード１７０の底表面１７０ｂｓより広い面積を有する上部表面１６５ｔｓを有するように形成できるので、コンタクトパッド１６５の上部表面１６５ｔｓは、ストレージノード１７０に対して十分なアライメントマージン。 （もっと読む）

【課題】層間絶縁膜に、コンタクトプラグとワード配線のショートを防止することができる信頼性の高いコンタクトプラグの形成方法およびそれを用いた半導体装置の製造方法を提供することにある。
【解決手段】上面及び側面が酸化シリコン膜２４及びサイドウォール２５で覆われたワード配線５を形成した後、ワード配線５を覆って全面に非晶質炭素膜からなる犠牲層間膜を形成する。そして、この犠牲層間膜をエッチングして第１コンタクトホールを形成した後、この第１コンタクトホール内に第１コンタクトプラグ７、８を形成する。その後、犠牲層間膜を除去して、半導体基板１上にコンタクトプラグの柱を形成し、その上に第１層間絶縁膜を形成する。この第１層間絶縁膜を表面から一部除去し、第１層間絶縁膜の表面に第１コンタクトプラグの上端面を露出させる。 （もっと読む）

【課題】信頼性の低下を抑制しながら、消費電力の上昇および製造プロセスの煩雑化を抑制することが可能な半導体装置を提供する。
【解決手段】この表面形状認識用センサ（半導体装置）５０は、シリコン基板１の上面上に積層され、厚み方向に貫通する開口部３ｂを有する複数の層間絶縁膜３と、Ｗ（タングステン）から構成されるとともに、複数の層間絶縁膜３の各々の開口部３ｂ内に形成された複数の導電性プラグ１０と、層間絶縁膜３間に形成されたメタル配線層２とを備え、複数の導線性プラグ１０は、メタル配線層２を介することなく、シリコン基板１の厚み方向に互いに直接接触することにより柱状構造体１１に構成されている。 （もっと読む）

【課題】低損失で、薄型である半導体装置、及びその半導体装置の製造方法を提供する。
【解決手段】半導体基板１０１上に形成され、第１絶縁膜１０７で覆われた隣接する二つのゲート電極１０４と、半導体基板１０１上の表層領域に形成された隣接する二つの拡散層１０６と、拡散層１０６の一方と、コンタクト１１２を介して、第１絶縁膜１０７を部分的に覆うように形成された、第２絶縁膜（１１４、１１５）で覆われた第１配線１１３と、拡散層１０６の他方と、コンタクト１１２を介して、第２絶縁膜（１１４、１１５）を部分的に覆うように形成された第２配線１１６と、を有する。 （もっと読む）

【課題】ＤＲＡＭの１情報保持性及び信頼性に優れた半導体装置及びその製造方法を提供する。
【解決手段】半導体基板上にゲート絶縁膜及びゲート電極を順次形成し、前記ゲート絶縁膜及び前記ゲート電極の側部を少なくとも覆うシリコン窒化膜を形成する工程を備えた半導体装置の製造方法であって、減圧ＣＶＤ法により所定の厚みのシリコン窒化物層を形成する工程と、減圧雰囲気下で前記シリコン窒化物層を窒素に暴露させる工程とを繰り返し行って、前記シリコン窒化物層を複数積層することにより、前記シリコン窒化膜を形成することを特徴とする半導体装置の製造方法を採用する。 （もっと読む）

【課題】側壁絶縁膜を有するゲート電極と、ゲート電極に対向するオーミック電極との間のリーク電流を抑圧することのできる半導体装置の提供。
【解決手段】基板１上にゲート絶縁膜２Ｂを介してゲート電極３を形成する工程と、前記基板中に拡散領域１Ｂを形成する工程と、前記ゲート電極の側壁に側壁絶縁膜を形成する工程と、前記ゲート電極上に絶縁膜を堆積する工程と、前記絶縁膜に前記拡散領域表面を露出するコンタクトホール５Ａを形成する工程と、前記露出した拡散領域表面をＨＦ溶液により処理する工程と、前記コンタクトホールを埋めるように電極を形成する工程と、前記拡散領域と前記電極を介して蓄積電極８Ａと電気的に接続されたメモリセルキャパシタを形成する工程と、を有し、前記側壁絶縁膜表面と前記ゲート電極側壁面との間に窒化膜９を形成する工程を含み、前記側壁絶縁膜と前記窒化膜と前記絶縁膜が前記コンタクトホールの側壁面に露出させる。 （もっと読む）

【課題】ローカルソース線を自己整合的に形成する。
【解決手段】ＮＯＲ型フラッシュメモリ装置において、メモリセルのゲート電極ＭＧは、シリコン基板１上にシリコン酸化膜４、多結晶シリコン膜５、ＯＮＯ膜６、多結晶シリコン膜７、タングステンシリサイド膜８およびシリコン酸化膜９を積層形成したものである。この上にシリコン酸化膜１０、シリコン窒化膜１１が積層形成され、ゲート電極ＭＧ間を埋めるようにＢＰＳＧ膜１２が形成される。ローカルソース線ＬＳは、ゲート電極ＭＧ間のＢＰＳＧ膜１２をウェットエッチングで除去され、さらにＲＩＥでシリコン酸化膜１０、シリコン窒化膜１１がエッチングされて不純物拡散領域１ｂが露出した溝内に埋め込み形成され、上部はゲート電極ＭＧの上面の一部を覆うように形成される。別のフォトリソグラフィ処理でドレインコンタクトＤＣとヴィアプラグＶＰを形成する。 （もっと読む）

【課題】自己整合コンタクトプラグを形成する層間膜に、酸化シリコン膜のエッチング速度に対するエッチング速度比が１００以上となる材料を適用し、コンタクトプラグとワード配線、あるいはコンタクトプラグとビット配線のショートを防止する信頼性の高いコンタクトプラグの形成方法を提供する。
【解決手段】上面及び側面が酸化シリコン膜で覆われた配線１０５ｂを形成した後、配線を覆って全面にシリコンを含有しない有機塗布膜からなる犠牲層間膜１３２ａを形成し、犠牲層間膜および下層絶縁膜を順次にエッチングしてコンタクトホール１０８を形成し、コンタクトプラグを形成する。その後、犠牲層間膜を除去してコンタクトプラグの柱を形成し、その上に層間絶縁膜１０６を形成し、さらに層間絶縁膜を表面から一部除去し、容量コンタクトプラグの表面を露出させるようにした。 （もっと読む）

【課題】微細化されたＳＲＡＭのロードトランジスタを構成するＭＯＳトランジスタにおいて、ビアコンタクトがずれてもソース抵抗の増大を回避できる構成を提供する。
【解決手段】二組のＣＭＯＳインバータと、一対のトランスファトランジスタと、ポリシリコン抵抗素子よりなり、前記ＣＭＯＳインバータの各々の第１と第３のＭＯＳトランジスタは素子分離領域２１１により画成された第1導電型の素子領域２１Ａ1に形成され、ポリシリコンゲート電極Ｇ１の第１の側に一端が前記ゲート電極Ｇ１直下に侵入する第２導電型ソース領域２１ａと、第２の側に第２導電型ドレインエクステンション領域２１ｂと、それよりも深い第２導電型ドレイン領域よりなり、前記ソース領域２１ａは前記エクステンション領域２１ｂよりも深く、前記ゲート電極Ｇ１は前記ポリシリコン抵抗素子Ｒと同一の膜厚で、同じ元素により、ドーピングされている。 （もっと読む）

【課題】ＤＲＡＭなどの半導体記憶装置において、容量コンタクトの抵抗値を下げつつ、ショート不良の発生を防止する。
【解決手段】活性領域１１１に形成された拡散層領域１２１〜１２３と、これら拡散層領域にそれぞれ接続されたセルコンタクト１３１〜１３３と、これらセルコンタクトにそれぞれ接続された柱状体１４１〜１４３と、柱状体１４１に接続されたビット線１５０と、柱状体１４２，１４３にそれぞれ接続された容量コンタクト１５２，１５３と、容量コンタクトにそれぞれ接続されたストレージキャパシタ１７０とを備える。これにより、セルコンタクトと容量コンタクトとの間に柱状体が介在することから、その分、容量コンタクトの深さが浅くなる。したがって、容量コンタクトの抵抗値を下げつつ、ショート不良の発生を防止することが可能となる。 （もっと読む）

【課題】半導体素子及びその製造方法を提供する。
【解決手段】素子分離膜によって限定され、第１方向に沿って配列された半導体基板の複数の第１活性領域と、複数の第１活性領域と連結され、第２方向に伸びた複数のビットライン電極と、複数の第１活性領域の第１方向に沿って隣接した二つの間を横切るように第３方向に伸びる複数の第１障壁絶縁層と、を備える半導体素子である。 （もっと読む）

【課題】歩留まりを向上させることが可能な半導体装置とその製造方法を提供すること。
【解決手段】第１ホールの２１ａ内面と、該第１ホール２１ａに露出する金属シリサイドパターン（導電パターン）１７ａの上面に、高融点金属よりなる第１バリアメタル膜２２ａを形成する工程と、第１バリアメタル膜２２ａの上に、高融点金属の窒化物よりなる第２バリアメタル膜２２ｂを形成する工程と、第２バリアメタル膜２２ｂをアニールする工程と、アニールの後に、第２バリアメタル膜２２ｂの上にプラグ用導電膜２３を形成する工程と、プラグ用導電膜２３、及び第１、第２バリアメタル膜２２ａ、２２ｂを第１ホール２１ａ内に第１導電性プラグ２４として残す工程とを有する半導体装置の製造方法による。 （もっと読む）

【課題】微細化されても、十分な容量を確保できるキャパシタを備えた半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、半導体基板１に設けられたＭＩＳトランジスタと、ＭＩＳトランジスタ上に形成された第１の層間絶縁膜６と、第１の層間絶縁膜６を貫通し、ＭＩＳトランジスタに接続される第１のコンタクトプラグ７ｂと、第１の層間絶縁膜６上に形成され、第１のコンタクトプラグ７ｂの上面に達する第１の開口部（第１のキャパシタ孔１１）を有する第２の層間絶縁膜８と、第２の層間絶縁膜８上に形成され、第２の開口部（第２のキャパシタ孔１７）を有する第３の層間絶縁膜１４と、第１の開口部の内面、第２の開口部の側面、および第３の層間絶縁膜１４の上にわたって形成されたキャパシタとを備えている。第１の開口部の底面の中心と、第２の開口部の底面の中心とは互いにずれている。 （もっと読む）