【課題】専用の水素供給装置や工程数を増加することなく水素化処理阻害対策を施す。
【解決手段】基板１１上の回路を接続する配線層２９，３４を、前記基板１１上に積層形成した半導体装置（固体撮像装置１０）において、前記配線層２９，３４は、主配線金属と高融点金属または高融点金属化合物との積層構造（２９ａ〜２９ｄ）を有し、この配線層２９，３４の表面を、モノシランガスを主反応ガスとした化学気相成長法により形成したＳｉＯ_２またはＳｉＮまたはＳｉＯＮからなる絶縁膜３０，３５で被膜した構成とする。 （もっと読む）

【課題】電荷保持膜を有する不揮発性記憶素子のトンネル消去を可能とする。
【解決手段】半導体基板上に第１絶縁膜（４２）を形成し、その上に、ソース領域（８）、ドレイン領域（７）、及びそれらの間にチャネル領域（９）を形成する半導体領域（１）を設け、チャネル領域上に第２絶縁膜（２）、その上に電荷保持膜（４）、更にその上にゲート電極（６）を設ける。半導体基板内に形成される共通ソース配線領域（５４）は接続孔（５３Ｈ）を介してソース領域に接続される。接続孔は、第１絶縁膜をゲート電極の側壁に形成されたサイドウォールスペーサ（５２）に対して自己整合的に除去することで形成される。接続孔にソース領域と共通ソース配線領域が接続されるプラグ（３７）が形成される。電荷保持膜が保持する電子を放出する動作をトンネルによって行っても第２絶縁膜に電子が残存する事態を阻止できる。 （もっと読む）

【課題】改良されたランディングプラグを備えた半導体素子に関する。
【解決手段】半導体素子の製造方法は、ランディングプラグコンタクト領域を画成する半導体基板にリセスゲートを形成し、リセスゲートの側壁にゲートスペーサを形成し、ランディングプラグコンタクト領域の半導体基板をソフト食刻して丸いプロファイルと側壁を備えたリセスを形成し、ゲートスペーサとリセスの側壁に側壁スペーサを形成し、リセスゲート、リセスゲートスペーサ及びリセスを含む半導体基板の上部に層間絶縁膜を形成し、層間絶縁膜を選択的に食刻してランディングプラグコンタクトホールを形成し、ランディングプラグコンタクトホールに導電層を埋め込んでランディングプラグを形成する。 （もっと読む）

【課題】ＤＲＡＭのメモリセルを微細化して高集積化するとともに高速動作可能な半導体集積回路技術を提供する。
【解決手段】半導体装置の製造方法は、まず、ゲート電極７の上面に窒化シリコン膜８を形成し、その側面に窒化シリコンからなる第１サイドウォールスペーサ１４および酸化シリコンからなる第２サイドウォールスペーサ１５を形成する。次に、ＤＲＡＭのメモリセル領域の選択ＭＩＳＦＥＴＱｓにおいては接続孔１９，２１が第１サイドウォールスペーサ１４に対して自己整合で開口され、導電体２０およびビット線ＢＬの接続部が形成される。また、ＤＲＡＭのメモリセル領域以外のＮチャネルＭＩＳＦＥＴＱｎ１，Ｑｎ２およびＰチャネルＭＩＳＦＥＴＱｐ１においては、高濃度Ｎ形半導体領域１６，１６ｂおよび高濃度Ｐ形半導体領域１７が第２サイドウォールスペーサ１５に対して自己整合に形成される。 （もっと読む）

【課題】ソース線の電位上昇を防止して、複数のメモリセル間での電位差のばらつきを低減する。
【解決手段】複数のメモリセル１１を第１の方向と第２の方向とに並べ、ワード線２４を第１の方向に平行に配置し、ソース線２５とビット線２６とを第２の方向に平行に配置する。第２の方向に並んで隣り合う第１のソース線２５Ａと、第２のソース線２５Ｂとは、第１の方向にも接続してよい。また、第２の方向に延びる同一直線上にあって互いに隣接するメモリセル１１同士は、それぞれの一方の主電極であるドレイン電極１３と、他方の主電極であるソース電極１２とが隣り合うようにするとよい。 （もっと読む）

【課題】 良好な動作特性を維持しつつ、隣接するゲート電極間、或いはゲート電極とコンタクトプラグとの間の離間距離を拡大することなくこれらの間における短絡の発生を防止することを可能にする半導体装置並びにその製造方法を提供する。
【解決手段】 半導体基板１０上の所定の領域に不純物拡散領域６が離隔形成されており、２つの不純物拡散領域に挟まれる領域上にゲート電極（３、５）が形成される。又、不純物拡散領域６と配線１２との電気的接続を形成するために層間絶縁膜９を貫通してコンタクトプラグ１１が形成されており、このコンタクトプラグ１１の外周部の内、少なくともコントロールゲート電極５と対向する領域の一部の領域には層間絶縁膜９と別工程で形成される埋め戻し絶縁膜１５が形成される。 （もっと読む）

【課題】層間絶縁膜による埋め込み時にボイドが発生するのを効果的に抑制でき、したがってコンタクトプラグ間の短絡を解消できる半導体装置の製造方法を提供すること。
【解決手段】半導体基板１の表面で活性領域３０Ａを仕切るように、素子分離領域７を定める凹溝を形成する。凹溝内に第１の絶縁膜７を埋め込む。第１の絶縁膜７の表面を平坦化する。第１の絶縁膜７を所定の厚さ分だけエッチングする。第１の絶縁膜７をエッチングすることにより生じた帯状の窪みを、第２の絶縁膜９で埋め込む。この第２の絶縁膜９の表面は基板表面よりも高いレベルにある。半導体基板１上にポリシリコン膜１１ｗを堆積する。フォトリソグラフィおよび第２の絶縁膜９に対して選択的なエッチングを行って、ポリシリコン膜１１ｗを、素子分離領域７に対して垂直に互いに平行に帯状に延びるゲート電極配線に加工する。それから、層間絶縁膜１９を堆積する。 （もっと読む）

【課題】膜厚に依存することなく、駆動力の変動を抑制することが可能な構造を持つストレッサー膜を備えた半導体装置を提供する。
【解決手段】Ｎ型ＭＩＳトランジスタは、活性領域１００上に形成されたゲート絶縁膜１０２と、ゲート絶縁膜１０２上に形成されたゲート電極１０３と、ゲート絶縁膜１０２及びゲート電極１０３の側面に形成されたサイドウォールスペーサ１１２と、活性領域１００におけるサイドウォールスペーサ１１２の外側方に形成されたソースドレイン領域１０７と、活性領域１００上に、ゲート電極１０３及びサイドウォールスペーサ１１２を覆うように形成され、チャネル領域におけるゲート長方向に引張応力を印加するストレッサー膜１０９とを備える。ストレッサー膜１０９は、サイドウォールスペーサ１１２の側面と活性領域１００の上面とが交わる角部近傍において、上面側から角部に向かって延びるスリット１００Ａを有している。 （もっと読む）

【課題】キャパシタ構造への水分・水素の浸入を可及的に防止するも、面内膜厚分布が極めて低く極めて優れた表面平坦性を有する層間絶縁膜を形成し、誘電体特性への影響やコンタクト抵抗のバラツキ等を抑えた信頼性の高い半導体装置及びその製造方法を提供する。
【解決手段】極低水分含有量のシリコン酸化膜である第１の絶縁膜３と、第１の絶縁膜３よりも水分含有量の多い、従って面内膜厚分布率の小さいシリコン酸化膜である第２の絶縁膜４との積層膜を形成し、これをＣＭＰにより研磨する。強誘電体キャパシタ構造２の直上には第２の絶縁膜４が残らず除去され、第１の絶縁膜３の表面がある程度露出するまで研磨する。このとき、第１の絶縁膜３における第１の部分の上面から第２の絶縁膜４の上面にかけて表面平坦化されてなり、第１の絶縁膜３と、第１の絶縁膜３の第２の部分上に残る第２の絶縁膜４とからなる層間絶縁膜１０が形成される。 （もっと読む）

【課題】強誘電体キャパシタの上部電極とメモリセルトランジスタの１セル毎の接続を簡略化する。
【解決手段】強誘電体メモリ３０では、左右のメモリセルトランジスタのソース／ドレイン領域２の一部を露出するようにビア（プラグ電極）Ｖ１が設けられている。ビア（プラグ電極）Ｖ１上には、キャパシタ下部電極ＣＤ１、強誘電体膜５、及びキャパシタ上部電極ＣＵ１から構成される強誘電キャパシタが積層形成されている。２つのゲート電極Ｇ１の間に形成されている絶縁膜４には、コンタクトホールＣＨ１が中央部のソース／ドレイン領域２を露出するように設けられている。コンタクトホールＣＨ１上には、キャパシタ上部電極ＣＵ１の一部を露出し、且つコンタクトホールＣＨ１よりも大きなコンタクトホールＣＨ２が設けられている。露出された中央部のソース／ドレイン領域２上のコンタクト部分には、配線層ＭＨ１が絶縁膜４と同じ高さに埋め込まれている。 （もっと読む）

【課題】微細化加工において、コンタクトプラグとキャパシタの下部電極との接触界面抵抗を低下させ、歩留まりを向上させる構造の半導体装置及びその製造方法を提供する。
【解決手段】本発明の半導体装置は、半導体基板と、その表面に形成されたMOSトランジスタと、MOSトランジスタ上に設けられた第1の層間絶縁膜と、MOSトランジスタのゲート間において、第1の層間絶縁膜を貫通する第1の開口部に配置され、MOSトランジスタのソース及びドレインそれぞれに接続された多結晶シリコン膜のセルコンタクトプラグと、セルコンタクトプラグ上に設けられた第2の層間絶縁膜と、第2の層間絶縁膜を貫通する第2の開口部に配置され、平面視における面積が第2の開口部の面積より大きい突出部を有し、突出部の上に金属バリア層が形成された、多結晶シリコンのコンタクトプラグと、コンタクトプラグ上に設けられ、上部電極及び下部電極に誘電体が介挿されキャパシタとを有する。 （もっと読む）

【課題】強誘電体キャパシタが備えるキャパシタ誘電体膜の特性を向上させることが可能な半導体装置の製造方法を提供すること。
【解決手段】第１導電膜の上に、ゾル・ゲル法により強誘電体膜２４を形成する工程と、強誘電体膜２４上に第１導電性酸化金属膜２５ｄを形成する工程と、第１導電性金属酸化膜２５ｄに対して第１のアニールを行う工程と、第１導電性酸化金属膜２５ｄ上に第２導電性酸化金属膜２５ｅを形成する工程と、第１導電膜２３、強誘電体膜２４、及び第２導電膜２５をパターニングしてキャパシタを形成する工程とを有し、第１導電性酸化金属膜２５ｄを形成する工程において、スパッタガスにおける酸素流量比が増大することにより強誘電体膜２４の強誘電体特性が向上することを利用し、強誘電体特性を酸素流量比で調節する半導体装置の製造方法による。 （もっと読む）

【課題】強誘電体キャパシタが備えるキャパシタ誘電体膜の特性を向上させることが可能な半導体装置とその製造方法を提供すること。
【解決手段】第１導電膜２３の上に、少なくともゾル・ゲル法による成膜ステップを含む成膜方法により第１強誘電体膜２４ｂを形成する工程と、第１強誘電体膜２４ｂの上に、スパッタ法により第２強誘電体膜２４ｃを形成する工程と、第２強誘電体膜２４ｃの上に第２導電膜２５を形成する工程と、第１導電膜２３、第１、第２強誘電体膜２４ｂ、２４ｃ、及び第２導電膜２５をパターニングして、下部電極２３ａ、キャパシタ誘電体膜２４ａ、及び上部電極２５ａを備えたキャパシタQを形成する工程とを有する半導体装置の製造方法による。 （もっと読む）

【課題】Ｗ層で形成されたビット線等の配線の上に、シリコン酸化膜による層間絶縁膜を生成する際、Ｗ層の配線の上に酸化防止膜として窒化シリコン膜を形成する場合、配線抵抗の増加の原因となるＷＮ層の形成を抑制することにより、従来例に比較して歩留まりを向上させる半導体装置の製造方法を提供する。
【解決手段】本発明の半導体装置の製造方法は、半導体基板上に絶縁膜を形成する絶縁膜形成工程と、第１の絶縁膜の上にタングステン膜を有する配線パターンを形成する配線パターン形成工程と、ジクロルシランとプラズマにてラジカル化されたアンモニアとを用いたＡＬＤ法にて堆積される窒化シリコン膜により、前記配線パターンの露出部を被覆する配線パターン被覆工程と、層間絶縁膜を形成する層間絶縁膜形成工程とを有する。 （もっと読む）

【課題】導電体プラグと金属シリサイド層との接触面積を容易に確保することができる半導体装置の製造方法を提供する。
【解決手段】半導体基板１１上にゲート電極１２が形成される。ゲート電極１２の側面には、サイドウォール絶縁膜１４が形成される。ゲート電極１２およびサイドウォール絶縁膜１４をマスクとして、半導体基板１１に不純物領域１５が形成される。不純物領域１５の表面に、金属シリサイド層１６が形成される。金属シリサイド層１６が形成されると、サイドウォール絶縁膜１４底面のエッジをゲート電極１２側に後退させるエッチングが行われる。当該エッチングが行われた半導体基板１１上に、ライナー膜１７、および層間絶縁膜１８が形成された後、層間絶縁膜１８およびライナー膜１７にコンタクトホール１９が形成される。コンタクトホール１９に導電体を充填することで、導電体プラグ２０が形成される。 （もっと読む）

【課題】不揮発性メモリー装置及び該形成方法を提供する。
【解決手段】不揮発性メモリー装置は、セル領域、低電圧領域及び高電圧領域を持つ基板を含む。セル領域に接地選択トランジスター、ストリング選択トランジスター及びセルトランジスターが位置する。低電圧領域に低電圧トランジスターが位置する。高電圧領域に高電圧トランジスターが位置する。接地選択トランジスターの不純物領域の上に共通ソースコンタクトが位置し、低電圧トランジスターの不純物領域の上に第１低電圧コンタクトが位置する。ストリング選択トランジスターの不純物領域の上にビットラインコンタクトが位置し、高電圧トランジスターの不純物領域の上に第１高電圧コンタクトが位置する。ビットラインコンタクトの上にビットラインが位置する。基板の上に第１層間絶縁膜が位置し、第１層間絶縁膜の上に第２層間絶縁膜が位置する。 （もっと読む）

【課題】ＳＡＣ技術を用いてコンタクトホールの開口を行う場合に使用されるストッパー窒化膜に、膜ストレスが発生することを防止した半導体装置の製造方法を提供する。
【解決手段】サイドウォール窒化膜５２を含めてゲート電極１００を覆うように、半導体基板１上に、シリコン窒化膜のエッチングに対してエッチング選択性を有するレジスト材を塗布し、露光処理および現像処理を行う。この露光処理および現像処理によって、ゲート電極１００間の谷間の部分がレジスト膜６によって埋め込まれ、ゲート電極１００上部においてはストッパー窒化膜５３が露出し、他の部分、特にソース・ドレイン部のストッパー窒化膜５３がレジスト膜６で覆われた構成を得る。その後、露出したゲート電極１００上部のストッパー窒化膜５３を、ドライエッチングにより除去する。 （もっと読む）

【課題】ゲートハードマスクの損失を最小化し、かつ、コンタクトホールのオープン不良現象の改善に適した半導体素子の製造方法を提供すること。
【解決手段】本発明の半導体素子の製造方法は、基板２１上に第１パターンＧ’を形成するステップと、該第１パターン上に酸化膜を形成するステップと、該酸化膜上にハードマスク層を形成するステップと、該ハードマスク層を第１基板温度でエッチングするステップと、前記酸化膜をエッチングして第２パターンを形成するステップとを含み、前記酸化膜のエッチングの際、第１基板温度より更に高い第２基板温度でフッ素（Ｆ）及び炭素（Ｃ）を含有しているガスをメインエッチングガスとして用いる。 （もっと読む）

【課題】半導体装置の生産性を向上させる。
【解決手段】複数の基板をセットし（ステップＳ１）、強誘電体キャパシタを有する半導体装置の製造プロセスを開始する（ステップＳ２）。次に、複数の基板に強誘電体層が形成された後、形成された強誘電体層がダメージを受ける（ステップＳ３）。続いて、複数の基板の処理順序を並び替える（ステップＳ４）。そして、ダメージを受け得るプロセス毎に、複数の基板の処理順序を並び替えて、プロセス処理を行う。これにより、同じロット内の基板間に発生するリテンション特性のばらつきが減少し、半導体装置の生産性が向上する。 （もっと読む）

【課題】複数のスタックコンタクトが近接して設けられる場合にも、これを安定的に形成する。
【解決手段】半導体装置１００中の一対の隣接するスタックコンタクト１４１およびスタックコンタクト１４３において、第一層間絶縁膜１０９より厚い第二層間絶縁膜１１４を貫通するプラグ１３９の中心間距離が、第一層間絶縁膜１０９を貫通するプラグ１３５の中心間距離よりも大きくなるように、プラグ１３５およびプラグ１３９を配置する。 （もっと読む）