【課題】素子分離部に対するウエルコンタクトホールの位置合わせ精度を向上する。
【解決手段】半導体基板にウエル領域２を形成する第１の工程と、前記半導体基板に、第１のアライメントマークと、前記ウエル領域２にアクティブ領域を分離する素子分離部７とを形成する第２の工程と、前記半導体基板の上に、第２のアライメントマークと、ＭＯＳトランジスタのゲート電極９とを形成する第３の工程と、前記ゲート電極９とともにソース電極又はドレイン電極となるべき半導体領域を形成する第４の工程と、前記半導体基板及び前記ゲート電極９の上に絶縁膜１４を形成する第５の工程と、前記第１のアライメントマークを基準として決められた位置に、ウエルコンタクトホールを形成する第６の工程と、前記第２のアライメントマークを基準として決められた位置に、前記絶縁膜１４を貫通するコンタクトホールを形成する第７の工程とを備える。 （もっと読む）

【課題】チップ面積の増大を防止することが可能な半導体装置及びその製造方法を提供する。
【解決手段】拡散領域１０１ａを表面に有する半導体基板１００と、半導体基板１００を覆う層間絶縁膜１０７と、層間絶縁膜１０７上に形成され、拡散領域１０９ａを表面に有する半導体層１０８と、層間絶縁膜１０７および半導体層１０８を貫通する貫通口１１９ａ内に形成され、拡散領域１０１ａに接し、且つ側面の一部が拡散領域１０９ａに接するソース線プラグ１１６ａと、ソース線プラグ１１６ａと層間絶縁膜１０７との間に介在し、且つソース線プラグ１１６ａが拡散領域１０９ａと接する部分を除いてソース線プラグ１１６ａと半導体層１０８との間に介在する側壁絶縁膜１１７ａと、を具備する。 （もっと読む）

【課題】第１領域におけるライナー膜の膜厚と、第２領域におけるライナー膜の膜厚とが互いに異なる半導体装置において、コンタクトホールの形成時に、活性領域及び素子分離領域に削れが形成されることを防止する。
【解決手段】ゲート構造体Ｇｂが密に配置された第１領域におけるライナー膜２２ｂ及び層間絶縁膜２３に、互いに隣接するゲート構造体同士の間の領域を開口して、底部に第１の膜厚を有するライナー膜が残存する第１のコンタクトホール２８ｒを形成する。次に、ゲート構造体が疎に配置された第２領域におけるライナー膜及び層間絶縁膜に、互いに隣接するゲート構造体同士の間の領域を開口して、底部に第２の膜厚を有するライナー膜が残存する第２のコンタクトホール３４ｒを形成する。次に、第１のコンタクトホールの底部に残存するライナー膜、及び第２のコンタクトホールの底部に残存するライナー膜を除去する。第１の膜厚と第２の膜厚とは、同等である。 （もっと読む）

【課題】ゲート電極とコンタクト配線のショート不良を防止できる半導体装置の製造方法を提供する。
【解決手段】半導体基板３２上にゲートハードマスク、ゲート電極３４及びゲート絶縁膜３３を形成する。ゲートハードマスクの線幅をゲート電極よりも狭くした後、Ｓ／Ｄエクステンション３６を形成する。全面にシリコン酸化膜を堆積形成し、エッチバックしてゲート電極の側壁から上面の一部上に渡って連続的に残存させた絶縁部材３７を形成する。ゲートハードマスクを除去した後、ゲート電極と絶縁部材をマスクにしてコンタクトジャンクション３８を形成する。金属シリサイド膜を形成後、シリコン窒化膜４０と層間絶縁膜４１を順次堆積形成する。層間絶縁膜にコンタクトホールを形成し、続いてシリコン酸化膜との選択比が高い異方性エッチングによってシリコン窒化膜を除去することでコンタクトホールを開孔し、コンタクト配線４３を形成する。 （もっと読む）

【課題】幅の狭い溝状領域への層間絶縁膜の形成にポリシラザンを用いた場合のシリコン酸化膜への改質が良好に行われる半導体装置及びその製造方法を提供する。
【解決手段】上面及び側面をキャップ絶縁膜１０７及びサイドウォール絶縁膜１０８で覆われた複数のビット線１０６間に形成された溝状領域１０９と、Ｎ（窒素）よりもＯ（酸素）を多く含み溝状領域１０９の内表面を連続的に覆うＳｉＯＮ膜１０と、ＳｉＯＮ膜１０を介して溝状領域１０９内に埋め込まれ、ポリシラザンを改質することによって形成されたシリコン酸化膜１１とを備える。 （もっと読む）

【課題】柱状構造体の形成の際のリソグラフィの合わせずれの許容度を拡大し、デバイス特性の劣化を抑制する半導体装置及びその製造方法を提供する。
【解決手段】第１層と、前記第１層の主面の上に設けられた第２層と、前記主面を貫通し、前記第１層と前記第２層とに延在する導電性の柱状構造体と、前記主面の前記第２層の側において前記柱状構造体の側壁に付設された側部と、を備えたことを特徴とする半導体装置を提供する。 （もっと読む）

【課題】本発明は、半導体素子及びその製造方法を開示する。
【解決手段】本発明は、コア/周辺回路領域でトランジスタの接合領域とメタルラインを、ビットラインを利用して連結せずメタルプラグを利用して連結することにより、コア/周辺回路領域に形成されるビットライン等もセル領域と同様に均一な形態のパターンを有することができるようにする。これを介し、本発明ではコア/周辺回路領域におけるビットラインパターニングの不良を防止し、ビットライン形成時にSPT(Spacer Pattern Technology)を適用することができる。 （もっと読む）

【課題】半導体装置とその製造方法において、強誘電体膜を備えたキャパシタの劣化を防止すること。
【解決手段】シリコン基板３０の上方に、下部電極６１、強誘電体膜よりなるキャパシタ誘電体膜６２と、上部電極６３とを有するキャパシタQを形成する工程と、キャパシタQ上に層間絶縁膜７１を形成する工程と、層間絶縁膜７１に、上部電極６３に達するホール５９ａを形成する工程と、ホール５９ａの内面、及びホール５９ａから露出する上部電極６３の表面に第１のバリア膜６７を形成する工程と、第１のバリア膜６７上に、第１のバリア膜６７よりも酸素濃度が高い第２のバリア膜６８を形成する工程と、第２のバリア膜６８の上方に導電膜７４を形成して、ホール５９ａを埋め込む工程とを含む半導体装置の製造方法による。 （もっと読む）

【課題】信頼性の高い半導体装置を効率良く製造できるようにする。
【解決手段】シリコン基板１上に強誘電体キャパシタ３７を形成する際、下部電極膜２５の上に、アモルファス又は微結晶の酸化導電膜２６を形成する。酸化導電膜２６を熱処理により結晶化した後、強誘電体膜２７の初期層２７Ａの形成時に酸化導電膜２６を還元することにより、結晶粒が小さく且つ配向が整った第２の導電膜２６Ａを形成する。強誘電体膜２７は、ＭＯＣＶＤ法により形成し、その初期層２７Ａは第２の導電膜２６Ａの結晶配向に倣って成長する。これにより、強誘電体膜２７の表面モフォロジが良好になる。 （もっと読む）

【課題】強誘電体メモリとその製造方法において、デバイスの信頼性を向上させること。
【解決手段】シリコン基板３０と、シリコン基板３０に形成されたトランジスタTR₁〜TR₃と、トランジスタTR₁〜TR₃を覆い、コンタクトホール４５ａが形成された層間絶縁膜４５と、コンタクトホール４５ａ内に形成され、トランジスタTR₁〜TR₃と電気的に接続されたコンタクトプラグ５０と、コンタクトプラグ５０の上に形成された強誘電体キャパシタQとを有し、コンタクトプラグ５０は、第１のグルー膜４２、第１のメタル膜４３、及び第２のメタル膜４８をこの順に形成してなる強誘電体メモリによる。 （もっと読む）

【課題】セルフアラインコンタクトを形成する際に、エクステンション領域及びソースドレイン領域におけるシリサイド化されていない部分とコンタクトとが接触することがない半導体装置を実現できるようにする。
【解決手段】半導体装置は、ゲート電極１３の側壁の上から半導体基板１１の上に亘って形成されたＬ字サイドウォール１４と、層間絶縁膜２２と、Ｌ字サイドウォール１４に覆われたエクステンション領域１６と、一部がＬ字サイドウォール１４に覆われたソースドレイン領域１５と、ソースドレイン領域１５におけるＬ字サイドウォール１４に覆われていない部分に形成されたシリサイド層１７と、シリサイド層１７と接続されたコンタクト１７とを備えている。Ｌ字サイドウォール１４は、層間絶縁膜２２と比べてエッチングレートが小さい絶縁材料により形成されている。 （もっと読む）

【課題】合成抵抗を用いることなく、複数の抵抗値を得ることが可能な抵抗素子を備えた半導体装置を提供する。
【解決手段】半導体基体上に形成された抵抗率の異なる複数の導電層と、複数の絶縁層とからなる抵抗素子を備える半導体装置を構成する。そして、この抵抗素子は、開孔部と、開孔部内に形成された複数の導電層の何れか一層と接続する接続配線と、接続配線の側面に形成される絶縁層とを備える。 （もっと読む）

【課題】トランジスタ特性を劣化させずに形成される小型の半導体装置、及びその製造方法を提供する。
【解決手段】半導体基板と、前記半導体基板上に形成されるゲート絶縁膜と、前記半導体基板上に前記ゲート絶縁膜を介して形成されるゲート電極と、前記ゲート電極の上面に形成される第１窒化シリコン膜と、前記ゲート電極の側面に形成される保護絶縁膜と、前記保護絶縁膜の側面に形成される第２窒化シリコン膜と、前記保護絶縁膜の上面に形成され、その底面が前記第１窒化シリコン膜の底面よりも上部に形成される第３窒化シリコン膜とを備える。 （もっと読む）

【課題】ビット線が低抵抗でビット線間が低容量となるように、できるだけ配線を厚く形成できるようにすること。
【解決手段】第１コンタクト金属４が埋め込まれた第１層間膜８と、第１層間膜８上に形成されるとともに溝を有する第２層間膜１２と、溝に埋め込まれるとともに溝上で突出した金属配線２と、金属配線２上に形成されたハードマスク膜７と、第２層間膜１２上のハードマスク膜７及び金属配線２の側壁に形成されたサイドウォール３と、ハードマスク膜７及びサイドウォール３を含む第２層間膜１２上に形成された第３層間膜６と、第３層間膜６、第２層間膜１２、及び第１層間膜８に形成されるとともにサイドウォール３間にて第１コンタクト金属４に通ずる下穴と、下穴内に形成された第２コンタクト金属１と、を備える。 （もっと読む）

【解決手段】 本発明による半導体装置は、メタル抵抗素子の下面に形成された下面酸化防止絶縁膜と、上面に形成された上面酸化防止絶縁膜と、下面酸化防止絶縁膜及び上面酸化防止絶縁膜とは別工程で、ウェハ全面に堆積した後に異方性エッチングを施しメタル抵抗素子の側面近傍にのみ形成された側面酸化防止絶縁膜とを有する。
【効果】 本発明によれば、メタル抵抗素子が酸化されて抵抗値が上昇するのを防止することができると同時に、加工プロセスを複雑にすることなく金属配線層間の寄生容量の増大を防止することができる。 （もっと読む）

【課題】半導体装置とその製造方法において、絶縁膜のホール内に形成される導電性プラグ等の導電性材料のコンタクト抵抗が基板面内でばらつくのを防止すること。
【解決手段】シリコン基板３０の上方に第１の層間絶縁膜４５を形成する工程と、第１の層間絶縁膜４５の上方に強誘電体キャパシタQを形成する工程と、強誘電体キャパシタQの上方に、水素バリア絶縁膜５５、５７、６２と第２の層間絶縁膜５８とを有する積層膜を形成する工程と、エッチングにより積層膜にホール５８ｂ、５８ｃを形成する工程と、ホール５８ｂ、５８ｃ内に金属配線（導電性材料）６９を埋め込む工程とを有し、ホール５８ｂ、５８ｃを形成する工程において、水素バリア絶縁膜５５、５７、６２のエッチングを、第２の層間絶縁膜５８のエッチングとは異なるエッチング手法で行う半導体装置の製造方法による。 （もっと読む）

【課題】半導体装置とその製造方法において、エッチング生成物を直接観察することなくその有無を判断すること。
【解決手段】シリコン基板１の上方に、第１の導電膜１９、強誘電体膜２０、及び第２の導電膜２１を形成する工程と、第２の導電膜２１をパターニングして上部電極２１ａにする工程と、強誘電体膜２０をパターニングしてキャパシタ誘電体膜２０ａにする工程と、レジストパターン３０をマスクにして、該レジストパターン３０の側面を後退させながら、第１の導電膜１９をエッチングし、下部電極１９ａを形成する工程と、上部電極２０ａの上面のうち、レジストパターン３０の後退を反映して他の領域よりも高位となった段差面２１ｘの幅を測定する工程と、段差面２１ｘの幅C₁に基づいて、キャパシタ誘電体膜２０ａの側面に付着したエッチング生成物の有無を判断する工程とを有する半導体装置の製造方法による。 （もっと読む）

【課題】貫通電極と導電パターンの間で接続不良が生じることを抑制できる半導体装置を提供する。
【解決手段】この半導体装置は、基板１００、層間絶縁膜２６０、導電パターンの一例である配線３４２、貫通電極４４０、及び接続端子の一例であるバンプ９００を備える。層間絶縁膜２６０は、基板１００の表面より上に位置している。配線３４２は、第１の層間絶縁膜２６０の表面に位置している。貫通電極４４０は、基板１００の裏面から層間絶縁膜２６０の表面まで貫通しており、一端が配線３４２に接続している。バンプ９００は基板１００の裏面側に設けられ、貫通電極４４０の他端に接続している。 （もっと読む）

【課題】高アスペクト比の孔または溝を穿孔する。
【解決手段】酸化シリコンからなる絶縁膜１に対して、Ｃ₅Ｆ₈、Ｏ₂およびＡｒのエッチングガスを用いプラズマエッチング処理を施し、絶縁膜１を選択的にエッチングすることにより、絶縁膜１に孔３を穿孔する際に、最初は、ポリマー層のデポジション性が弱い条件でエッチング処理を行い、続いてポリマー層のデポジション性が強い条件に切り換えてエッチング処理を行うようにした。 （もっと読む）

【課題】配線層の表面を被覆する配線保護膜の設計厚みを小さくし、配線層とセルフアラインプロセスで形成されるビアプラグの間隔を縮小し、半導体装置を微細化する。
【解決手段】キャップ層１６及びサイドウオール層１７から成る保護膜で被覆された配線層１５の上部に、配線層１５と同じレイアウトパターンで延びるダミーマスク層２０、２１を形成する。ビアプラグ２２を、配線層１５及びその保護膜１６、１７と自己整合的に形成するセルフアラインプロセスに際して、エッチングされるキャップ層１６の膜厚を小さくし、ビアプラグ２２の設計間隔を縮小することで、半導体装置１０を微細化する。 （もっと読む）