【課題】 キャパシタ形成後のコンタクトプラグ形成時又は配線層形成時等に容量絶縁膜に加わるプラズマダメージを低減することにより、容量絶縁膜の劣化を抑制してキャパシタリーク電流の増大を防止する。
【解決手段】 半導体基板１００上の第１の層間絶縁膜１０６の上に形成され第２の層間絶縁膜１０９に、キャパシタ領域となる凹部１１０が形成されている。凹部１１０内に下部電極（第２のポリシリコン膜４１２及びＨＳＧ膜４１３）が形成されていると共に該下部電極上に容量絶縁膜となる酸化タンタル膜１１５及び上部電極となる第１の窒化チタン膜が形成されている。当該上部電極及び上層配線１２４のそれぞれと接続するプレートコンタクト１２０が、第１の層間絶縁膜１０６中に形成されたプラグ１０７Ｃを介して、半導体基板１００の表面部のＮ型不純物拡散層１０５と電気的に接続されている。 （もっと読む）

【課題】高速動作が可能なＬＤＤ型ＭＩＳＦＥＴと、かつ高電圧駆動が可能なＬＤＤ型ＭＩＳＦＥＴとを内蔵する半導体集積回路装置を低コストで実現する。
【解決手段】高速動作が可能なＭＩＳＦＥＴは、ゲートサイドウオール層に自己整合された高濃度領域に金属シリサイド層を有し、高電圧駆動が可能なＭＩＳＦＥＴは、上記ゲートサイドウオール層の幅よりも大きい幅を有するＬＤＤ部を有し、そのＬＤＤ部に接して高濃度領域を有し、そしてその高濃度領域に金属シリサイド層を有する。 （もっと読む）

【課題】ＭＩＭキャパシタを形成した後に金属配線を形成することにより無駄なマスク工程を省略し、キャパシタ形成時のエッチングでの金属配線の損傷を防止できる半導体素子及びその形成方法を提供すること。
【解決手段】層間絶縁膜１００を貫通するコンタクトプラグ１１０を形成するステップと、層間絶縁膜１００上にキャパシタを形成するための下部電極用導電層１３０、誘電層１４０、上部電極用導電層１５０を順次形成するステップと、上部電極用導電層１５０をパターニングして上部電極１５０を形成するステップと、誘電層１４０及び下部電極層１３０をパターニングして下部電極１３０を形成してキャパシタを形成するステップと、コンタクトプラグ１１０、キャパシタの上部電極１５０及び下部電極１３０に接続される第１金属配線１２０を形成するステップとを含む。 （もっと読む）

強誘電体キャパシタ（２３）を形成した後、表面の傾斜が緩やかな絶縁膜（２４）を、高密度プラズマＣＶＤ法又は常圧ＣＶＤ法等により形成する。その後、アルミナ膜（２５）を絶縁膜（２４）上に形成する。このような方法によれば、アルミナ膜（２５）のカバレッジの低さが問題となることはなく、強誘電体キャパシタ（２３）が確実に保護される。
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キャパシタ誘電体膜の原料膜としてＰＬＺＴ膜（３０）を形成した後、ＰＬＺＴ膜（３０）上に上部電極膜３１を形成する。上部電極膜（３１）は互いに組成の異なる２層のＩｒＯｘ膜から構成する。続いて、半導体基板（１１）の背面の洗浄を行う。そして、上部電極膜（３１）上にＩｒ密着膜（３２）を形成する。このとき基板温度を４００℃以上とする。次に、ハードマスクとしてＴｉＮ膜及びＴＥＯＳ膜を順次形成する。このような方法では、Ｉｒ密着膜（３２）を形成するに当たって半導体基板（１１）の温度を４００℃以上に保持している間に、背面の洗浄後に上部電極膜（３１）上に残留していた炭素がチャンバ内に放出される。このため、その後に形成されるＴｉＮ膜とＩｒ密着膜（３２）との間の密着性が高くなり、ＴｉＮ膜の剥がれが生じにくくなる。
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【課題】複数の薄膜素子層の相互間の良好な接合状態を確保し、かつ各層の相互間の電気的接続を容易にすること。
【解決手段】薄膜デバイスは、第１の薄膜素子層(13)と、第１の電極端子(16)と、第１の非導通端子(17)と、第２の薄膜素子層(23)と、第２の電極端子(26)と、第２の非導通端子(27)と、を含む。第２の電極端子と第２の非導通端子は、それぞれ、第２の薄膜素子層を貫通する貫通部と、第２の薄膜素子層の上面、下面にそれぞれ露出する上側露出部及び下側露出部と、を備える。第１の電極端子及び第１の非導通端子のそれぞれと、第２の電極端子及び第２の非導通端子のそれぞれの下側露出部とを接合することにより、第１及び第２の薄膜素子層の相互間の電気的接合及び物理的接合が図られる。 （もっと読む）

【課題】光近接効果に起因するトランジスタのゲート長ばらつきを抑制しうる半導体装置を提供する。
【解決手段】ゲート電極５Ａ〜５Ｆを同一形状であり、ゲート電極５Ａ〜５Ｆの突き出し部は、素子分離領域を越えて基板コンタクト用の拡散領域上まで延びている。ゲート電極５ＢおよびＰ型拡散領域と１層目配線Ｍ１Ｈとはシェアードコンタクト９Ａ１で接続され、ゲート電極５ＥおよびＮ型拡散領域７Ａ６と１層目配線Ｍ１Ｉとはシェアードコンタクト９Ａ２で接続される。これにより、ゲート電極５Ａ〜５Ｆのうちコンタクトパッド部をＭＯＳトランジスタの活性領域から離すことができる。その結果、ハンマヘッドによるゲート長太り及びゲートフレアリングによるゲート長太りの効果が抑制され、ＴｒＡ〜ＴｒＦの仕上がりゲート長をほぼ一定値にすることが可能となる。 （もっと読む）

ポリメタルゲートを構成する高融点金属膜の洗浄工程における欠けを防止し、装置の特性を向上させ、また、洗浄効率を向上させるため、基板１上の低抵抗多結晶シリコン膜９ａ、ＷＮ膜９ｂおよびＷ膜９ｃを、窒化シリコン膜１０をマスクにドライエッチングし、これらの膜よりなるゲート電極９を形成し、ウエットハイドロゲン酸化により薄い酸化膜９ｄを形成した後、ＲＰＮ法を用いて窒化処理を行い、ゲート電極の側壁から露出したＷ膜９ｃをＷＮ膜９ｅとする。その結果、その後の洗浄工程、例えば、ｎ⁻型半導体領域１１やｐ⁻型半導体領域１２の形成時に行われる、１）レジスト膜のホトリソグラフィー工程、２）不純物の注入工程、３）レジスト膜の除去工程および４）基板表面の洗浄工程が繰り返し行われても、Ｗ膜９ｃの欠けを防止でき、また、洗浄液としてＵ洗浄液やフッ酸系の洗浄液のような強い洗浄液を用いることができる。
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【課題】非対称パターンを形成するためのフォト工程の実行方法及びそれを用いた半導体装置の形成方法を提供する。
【解決手段】準備した半導体基板の素子分離膜は複数の活性領域を孤立形成する。半導体基板全面上に平坦化層間絶縁膜及びフォトレジスト膜を順に形成する。フォトレジスト膜にフォトマスクによる半導体パターンを転写させその膜にフォトレジストパターンを形成する。それは、活性領域及び素子分離膜の上部位置の平坦化層間絶縁膜上の所定領域に配置される。フォトレジスト膜に他のフォトマスクを有する他の半導体パターンを引き続いて転写させてその膜に他のフォトレジストパターンを形成する。それは素子分離膜上部に位置した平坦化層間絶縁膜上の異なる所定の領域にそれぞれ配置される。フォトレジストパターン及び他のフォトレジストパターンをエッチングマスクとして用いて平坦化層間絶縁膜にエッチング工程を実行して半導体基板を露出する。 （もっと読む）

【課題】ＣＭＰ法により研磨される絶縁膜の平坦性を向上する。
【解決手段】半導体基板１の主面上に形成されたＭＩＳＦＥＴＱ１を覆う層間絶縁膜９の上層に配線１０を形成するとともに、その配線１０間の間隔が広い領域にダミー配線１１を配置する。また、ダミー配線１１はスクライブ領域にも配置される。さらに、ダミー配線１１は、ボンディングパッドの周辺領域およびマーカの周辺領域には、配置されない。また、ＭＩＳＦＥＴのゲート電極と同層にダミーゲート配線を設ける。また、浅溝素子分離領域にダミー領域を向ける。これらダミー部材を設けた後に、ＣＭＰ法で絶縁膜を平坦化する。 （もっと読む）

【課題】ドレインコンタクトプラグに電気的に接続される金属配線とソースコンタクトプラグ間のブリッジによる短絡が発生することを防止する。
【解決手段】第１層間絶縁膜をパターニングし、ドレインコンタクトプラグを形成する段階と、第１エッチング工程によって前記第１層間絶縁膜をリセスさせて前記ドレインコンタクトプラグを突出させる段階と、前記ドレインコンタクトプラグを含む全体構造上の段差に沿って窒化膜を蒸着する段階と、前記窒化物上に第２層間絶縁膜を形成する段階と、前記ドレインコンタクトプラグの突出部位に形成された前記窒化膜が露出するように前記第２層間絶縁膜をパターニングしてトレンチを形成する段階と、第２エッチング工程によって、前記トレンチを介して露出する前記窒化膜を除去して前記ドレインコンタクトプラグを露出させる段階と、前記トレンチが埋め立てられるように金属配線を形成する段階とを含む。 （もっと読む）

【課題】貫通電極を有した半導体装置において、保護膜や絶縁膜の剥離を防止し、半導体装置の信頼性を向上する。
【解決手段】半導体装置１００のコーナー部に、絶縁膜１７、保護層２３の剥離を防止するための剥離防止層３０を形成する。剥離防止層３０はコーナー部以外の半導体装置１０の空きスペース、例えば、ボール状の導電端子２４の間に配置することでさらに剥離防止効果を高めることができる。その断面構造は、半導体基板１０の裏面に形成された絶縁膜１７上に剥離防止層３０が形成され、この絶縁膜１７及び剥離防止層３０を被覆するようにソルダーレジスト等から成る保護層２３が形成される。剥離防止層３０は、電解メッキ法により形成する場合には、バリアシード層２０と上層の銅層２５からなる積層構造を有する。 （もっと読む）

本発明は、半導体デバイス中に少なくとも１つのコンタクトを提供する方法およびシステムを提供する。半導体デバイスは、基板（２０１）、エッチング停止層（２４０）、このエッチング停止層（２４０）上にある層間絶縁膜（２５０）、層間絶縁膜（２５０）上にある反射防止（ＡＲＣ）層（２６０）、およびエッチング停止層（２４０）より下にある少なくとも１つの構造を含んでいる。少なくとも１つのアパーチャを有しているとともに、このＡＲＣ層（２６０）上にあるレジストマスクを提供する。このアパーチャは、ＡＲＣ層（２６０）の露出した部分上方にある。この方法およびシステムは、エッチング停止層（２４０）を貫通してエッチングすることなく、露出したＡＲＣ層（２６０）およびその下にある層間絶縁膜（２５０）をエッチングすることを含む。これにより、少なくとも１つのコンタクトホールの一部を提供する。この方法とシステムはまた、原位置でレジストマスクを除去し、少なくとも１つのコンタクトホールを原位置に提供すべく、コンタクトホールの一部において露出したエッチング停止層（２４０）の一部を除去し、コンタクトホールを導電材料で充てんすることを含む。
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プラズマによりパターン形成された窒化層を形成するために窒化層をエッチングすることからなる半導体構造体を製造する方法。窒化層は半導体の基板上にあり、フォトレジスト層は窒化層上にあり、プラズマは、少なくとも圧力１０ミリトルでＣＦ₄及びＣＨＦ₃のガス混合物から形成される。 （もっと読む）

【課題】フィールド分離マスに隣接する領域にコンタクト用開口を形成する半導体製造方法を提供する。
【解決手段】トレンチ形成・埋め込み法によって半導体基板の中にフィールド分離マスを形成し、該フィールド分離マスに隣接した基板上に基板マスキング層を形成する工程であって、前記フィールド分離マスの上面はエッチングストップキャップによって覆われ、その側壁は前記マスキング層によって覆われる工程と、前記分離マス側壁の少なくとも一部を露出するために、分離マスから分けて前記基板マスキング層を除去する工程と、露出した分離マス側壁上にエッチングストップカバーを形成する工程と、前記分離マス及び該分離マスに隣接する基板領域上に絶縁層を形成する工程と、前記分離マスエッチングストップキャップ及びカバーに対して選択的に、前記分離マスに隣接する前記絶縁層を貫通するコンタクト用開口をエッチング開口する工程とからなる、フィールド分離マスに隣接する領域にコンタクト用開口を形成する半導体製造方法。 （もっと読む）

【課題】一列配置されるビット線コンタクトＣＢの形成予定領域におけるボイドの発生を回避する。
【解決手段】半導体チップ１００上に搭載され、ビット線ＢＬと、ビット線に直交するソース線ＳＬ及びワード線ＷＬを備える半導体記憶装置において、ビット線方向に配列されたワード線の両端部に隣接して、ワード線に平行に配列されるビット線側選択ゲート線ＳＧＤ及びソース線側選択ゲート線ＳＧＳと、ビット線とワード線の交差部に配置されるメモリセルトランジスタＭＴ及びビット線と選択ゲート線の交差部に配置される選択ゲートトランジスタＳＴと、ビット線側選択ゲート線間においてワード線方向に配置されるビット線コンタクトＣＢと、ソース線側選択ゲート線間においてワード線方向に配置されるソース線コンタクトＣＳとを備え、ビット線側選択ゲート線間の間隔Ｌ１が、ソース線側選択ゲート線間の間隔Ｌ２よりも大きい半導体記憶装置。 （もっと読む）

【課題】多層配線の狭ピッチ化に対応可能な半導体装置およびその製造方法を得る。
【解決手段】半導体基板上に複数の第１配線層を形成する工程と、第１配線層を覆うように第１層間絶縁膜層９を形成する工程と、第１層間絶縁膜層に、表面からその厚み方向に貫いて第１配線層に接続する複数の第１プラグ１４を形成する工程と、第１層間絶縁層上であって、第１プラグのうち一部の第１プラグの直上部に第２配線層４０を形成する工程と、第１層間絶縁膜層上に第２配線層を覆うように第２層間絶縁膜層１９を形成する工程と、第２層間絶縁膜層に、表面からその厚み方向に貫いて第２配線層に接続する第２プラグ２４’と、表面からその厚み方向に貫いて第１プラグに直接接続する第３プラグ２４と、を同時に形成する工程と、第２層間絶縁膜層上であって、第２プラグおよび第３プラグの直上部に第３配線層５０を形成する工程と、を含む。 （もっと読む）

【課題】 信頼性の高い半導体装置を提供する。
【解決手段】 半導体装置は、複数のパッド１２を有する半導体基板１０と、半導体基板１０を貫通する貫通穴２０と、いずれかのパッド１２と電気的に接続されて貫通穴２０の内側を通り半導体基板１０を貫通するように形成された第１の導電体３０と、半導体基板１０及び第１の導電体３０と電気的に絶縁されて、貫通穴２０の内側で第１の導電体３０の側面を囲むように形成された第２の導電体４０とを有する。 （もっと読む）

【課題】 半導体集積回路チップに基板貫通孔を短時間に効率よく形成する。
【解決手段】 チップ表面に拡散層１５を形成して配線１４と接続させ、貫通孔底部の中心が拡散層１５と配線１４との接続部分の中心にくるようにし、且つ貫通孔底部径が配線１４と拡散層１５との接合部分の径と同一かそれよりもやや大きな径になるように径を制御しながら、半導体集積回路チップ裏面１３よりドライエッチングを開始して、貫通孔１６を形成する。本発明の半導体チップ構造では、ドライエッチングの際に使用するエッチングガスはシリコンを選択的にエッチングするガスだけでよい。従ってエッチング工程の途中でエッチングガスを他の種類のエッチングガスに交換する必要がなく、基板貫通孔を短時間に効率よく形成することができる。 （もっと読む）

【課題】 コンタクトホール側壁に形成するスペーサ用絶縁膜がシリコン基板と接触しない構成とし、且つＲＩＥ加工工数を低減する。
【解決手段】 ＮＡＮＤフラッシュメモリで、メモリセル領域２のゲート電極５、５間のコンタクトホール８と周辺回路領域３の高耐圧トランジスタ６のコンタクトホール９とに、層間絶縁膜２０の側壁にスペーサとしてのシリコン窒化膜２１を形成する構成である。シリコン窒化膜２１の下端部は、シリコン基板１との間に、シリコン酸化膜１７もしくは１８を介在させている。シリコン基板１へのストレスを緩和してゲート酸化膜の電子トラップを低減する。また、シリコン窒化膜のＲＩＥ加工回数を減らすことができる。 （もっと読む）