半導体装置及びその製造方法
【課題】貫通電極を有した半導体装置において、保護膜や絶縁膜の剥離を防止し、半導体装置の信頼性を向上する。
【解決手段】半導体装置100のコーナー部に、絶縁膜17、保護層23の剥離を防止するための剥離防止層30を形成する。剥離防止層30はコーナー部以外の半導体装置10の空きスペース、例えば、ボール状の導電端子24の間に配置することでさらに剥離防止効果を高めることができる。その断面構造は、半導体基板10の裏面に形成された絶縁膜17上に剥離防止層30が形成され、この絶縁膜17及び剥離防止層30を被覆するようにソルダーレジスト等から成る保護層23が形成される。剥離防止層30は、電解メッキ法により形成する場合には、バリアシード層20と上層の銅層25からなる積層構造を有する。
【解決手段】半導体装置100のコーナー部に、絶縁膜17、保護層23の剥離を防止するための剥離防止層30を形成する。剥離防止層30はコーナー部以外の半導体装置10の空きスペース、例えば、ボール状の導電端子24の間に配置することでさらに剥離防止効果を高めることができる。その断面構造は、半導体基板10の裏面に形成された絶縁膜17上に剥離防止層30が形成され、この絶縁膜17及び剥離防止層30を被覆するようにソルダーレジスト等から成る保護層23が形成される。剥離防止層30は、電解メッキ法により形成する場合には、バリアシード層20と上層の銅層25からなる積層構造を有する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置及びその製造方法に関し、特に、貫通電極を有する半導体装置及びその製造方法に関するものである。
【背景技術】
【0002】
近年、新たなパッケージ技術として、CSP(Chip Size Package)が注目されている。CSPとは、半導体チップの外形寸法と略同サイズの外形寸法を有する小型パッケージをいう。
【0003】
従来より、CSPの一種として、貫通電極を有したBGA型の半導体装置が知られている。このBGA型の半導体装置は、半導体基板を貫通してその表面のパッド電極と接続された貫通電極を有する。この半導体装置の裏面には、半田等の金属部材から成るボール状の導電端子が格子状に複数配列され、これらの導電端子は配線層を介して前記貫通電極に接続されている。そして、この半導体装置を電子機器に組み込む際には、各導電端子を回路基板、例えばプリント基板上の配線パターンに接続している。
【0004】
このBGA型の半導体装置は、側部に突出したリードピンを有するSOP(Small Outline Package)やQFP(Quad Flat Package)等の他のCSP型の半導体装置に比べて、多数の導電端子を設けることができ、しかも小型化できるという長所を有する。
【0005】
図19は貫通電極を有したBGA型の半導体装置の貫通電極部の断面図である。シリコン(Si)等から成る半導体基板10の表面にはパッド電極11が層間絶縁膜12を介して形成されている。さらに半導体基板10の表面には、例えばガラス基板のような支持体13が樹脂層14を介して接着されている。また、半導体基板10を貫通し、パッド電極11に到達するビアホール16が形成されている。このビアホール16の側壁及び半導体基板10の裏面にはシリコン酸化膜(SiO2膜)もしくはシリコン窒化膜(SiN膜)等から成る絶縁膜17が形成されている。
【0006】
さらに、ビアホール16の中にはパッド電極11と接続されたバリアシード層20及び貫通電極21が形成されている。半導体基板10の表面には、貫通電極21と繋がった配線層22が延在している。そして、半導体基板10の裏面の貫通電極21、配線層22及び絶縁膜17を被覆して、ソルダーレジストから成る保護層23が形成されている。配線層22上の保護層23には開口部が形成され、この開口部を通して配線層22と接続されたボール状の導電端子24が形成されている。
【特許文献1】特開2003−309221号公報
【発明の開示】
【発明が解決しようとする課題】
【0007】
しかしながら、上述したBGA型の半導体装置では、その耐久試験の1つとして熱サイクル負荷試験を行うと、図20に示すように、主として半導体装置の4つのコーナー部(ダイシング後の半導体基板10のコーナー部)において、保護膜23が剥離したり、若しくは保護膜23とその下層の絶縁膜17の両方が半導体基板10から剥離してしまい、半導体装置の信頼性が劣化するという問題があった。その原因は、半導体装置が熱サイクル負荷を受ける過程で、保護膜23や絶縁膜17に熱応力が加わり、その熱応力に耐えきれずに保護膜23とその下層の絶縁膜17が剥離するためと考えられる。
【課題を解決するための手段】
【0008】
本発明の半導体装置は、半導体基板と、前記半導体基板の表面に第1の絶縁膜を介して形成されたパッド電極と、前記半導体基板を貫通し前記パッド電極に到達するビアホールと、前記ビアホールの側壁及び半導体基板の裏面を覆う第2の絶縁膜と、前記ビアホールの中に形成され前記パッド電極と接続された貫通電極と、前記第2の絶縁膜上に形成された剥離防止層と、前記貫通電極、前記第2の絶縁膜及び前記剥離防止層を被覆する保護層と、を備えることを特徴とするものである。
【0009】
かかる構成によれば、剥離防止層のアンカー効果によりその上層の保護層の剥離が防止され、保護層の下層にある第2の絶縁膜についても剥離しにくくなる。また、前記剥離防止層は前記半導体基板のコーナー部に設けられたことを特徴とする。保護膜の剥離は応力が集中する半導体基板のコーナー部で生じ易いことから、その部分に剥離防止層を配置することで保護膜等の剥離を効果的に防止できる。
【0010】
さらに、前記半導体基板の裏面に溝又は穴部が形成され、前記第2の絶縁膜及び前記剥離防止層の一部がこの溝又は穴部の中に配置されていることを特徴とする。かかる構成により、特に、第2の絶縁膜に対してアンカー効果が得られることで、さらに剥離防止効果が高まる。さらにまた、前記保護層が複数の島領域に分割されていることを特徴とするものである。かかる構成によれば、保護層にかかる熱応力が緩和されるので、保護層の剥離防止に効果がある。さらに、剥離進展防止効果がある。
【0011】
また、本発明の半導体装置の製造方法は、その表面に第1の絶縁膜を介してパッド電極が形成された半導体基板を準備し、前記パッド電極に対応する位置に前記半導体基板を貫通するビアホールを形成する工程と、前記ビアホールの側壁及び前記半導体基板の裏面を被覆する第2の絶縁膜を形成する工程と、前記ビアホールの中に前記パッド電極と接続された貫通電極及び、前記半導体基板の裏面上の前記第2の絶縁膜上の剥離防止層とを同時に形成する工程と、前記貫通電極、前記第2の絶縁膜及び前記剥離防止層を被覆する保護層を形成する工程とを備えることを特徴とするものである。
【0012】
この製造方法によれば、保護層等の剥離防止効果が得られることに加え、貫通電極と剥離防止層とを同時に形成しているので、剥離防止層を形成するための特別の工程を設けなくても良いという製造方法に特有の効果が得られる。貫通電極と剥離防止層とは電解メッキ法により同時形成することが製造工程を短縮する上で望ましい。
【発明の効果】
【0013】
本発明の半導体装置によれば、貫通電極を有した半導体装置において、保護膜や絶縁膜の剥離を防止できるので、半導体装置の信頼性を向上することができる。
【発明を実施するための最良の形態】
【0014】
次に、本発明の第1の実施形態について図面を参照しながら説明する。図1は半導体装置100を裏面から見た平面であり、図2はそのコーナー部の拡大平面図、図3は図1、図2のX−X線に沿った断面図である。また、図11(a)は、図1のY−Y線に沿った断面図である。
【0015】
この半導体装置100の裏面には、図1に示すように、複数のボール状の導電端子24がマトリクス状に配置され、個々の導電端子24は貫通電極21、配線層22を通して、半導体装置の表面のパッド電極11に接続されているものである。図11(a)の断面図は、従来例で説明した図19と基本的に同じものである。
【0016】
本実施形態では半導体装置100の4つのコーナー部に、絶縁膜17、保護層23の剥離を防止するための剥離防止層30が形成されている。剥離防止層30はコーナー部以外の半導体装置10の空きスペース、例えば、ボール状の導電端子24の間に配置することでさらに剥離防止効果を高めることができる。剥離防止層30のパターン形状は、任意であるが、例えば図2の十字状形状でもよいし、矩形でもよい。
【0017】
その断面構造は図3に示すように、半導体基板10の裏面に形成された絶縁膜17上に剥離防止層30が形成され、この絶縁膜17及び剥離防止層30を被覆するようにソルダーレジスト等から成る保護層30が形成される。剥離防止層30は、電解メッキ法により形成する場合には、バリアシード層20と上層の銅層25からなる積層構造を有することになるが、保護層30と密着性が良い単一金属層から構成されてもよい。一般に、酸化膜などの絶縁膜と比較して、銅はソルダーレジスト等からなる保護層23との密着性がよく、アンカー効果が大きいことから、剥離防止層30には少なくとも銅層を含むことが好ましい。
【0018】
上述の剥離防止層30が設けられた半導体装置100の製造方法を図4乃至図11を参照して説明する。ここで、図4乃至図11における上側の図(a)は図1のY−Y線に沿った断面図に対応しており、下側の図(b)は図1のX−X線に沿った断面図に対応するものである。
【0019】
まず、図4に示すように、不図示の電子デバイスが表面に形成された半導体基板10を準備する。不図示の電子デバイスは、例えば、CCD(Charge Coupled Device)や赤外線センサ等の受光素子、もしくは発光素子であるものとする。もしくは、不図示の電子デバイスは、上記受光素子や発光素子以外の電子デバイスであってもよい。
【0020】
さらに、半導体基板10の表面には、不図示の電子デバイスと接続された外部接続用電極であるパッド電極11が形成されている。パッド電極11は、第1の絶縁膜である層間絶縁膜12を介して半導体基板10の表面に形成されている。
【0021】
ここで、半導体基板10は例えばシリコン(Si)から成り、好ましくは約20〜200μmの膜厚を有している。また、パッド電極11は、例えばアルミニウム(Al)から成り、好ましくは約1μmの膜厚を有して形成される。また、層間絶縁膜12は、例えば酸化膜から成り、好ましくは約0.8μmの膜厚を有して形成される。
【0022】
また、半導体基板10の表面には、必要に応じて支持体13が形成されてもよい。この支持体13は、樹脂層14を介して半導体基板10の表面に形成されている。ここで、不図示の電子デバイスが受光素子や発光素子である場合、支持体13は、例えばガラスのような透明もしくは半透明の性状を有した材料により形成されている。不図示の電子デバイスが受光素子や発光素子ではない場合、支持体13は、透明もしくは半透明の性状を有さない材料により形成されるものであってもよい。 また、支持体13はテープ状のものであってもよい。この支持体13は、後の工程において除去されるものであってもよい。もしくは、支持体13は、除去されずに残されてもよい。
【0023】
次に、図5に示すように、半導体基板10の裏面上に、選択的に第1のレジスト層15aを形成する。即ち、第1のレジスト層15aは、半導体基板10の裏面上のうち、パッド電極11に対応する位置に開口部を有している。次に、この第1のレジスト層15aをマスクとして、好ましくはドライエッチング法により、半導体基板10をエッチングする。ドライエッチングのエッチングガスとしては公知のCHF3等を用いることができる。
【0024】
このエッチングにより、パッド電極11に対応する位置の半導体基板10を当該裏面から当該表面に至って貫通するビアホール16が形成される。ビアホール16の底部では、層間絶縁膜12が露出され、その下方にパッド電極11が接している。さらに、第1のレジスト層15aをマスクとして、ドライエッチングもしくはウェットエッチングにより、ビアホール16の底部で露出する層間絶縁膜12をエッチングして薄膜化するか、もしく完全に除去する。あるいは、層間絶縁膜12のエッチング工程は、この段階では行われずに、後述する他のエッチング工程と同時に行われてもよい。
【0025】
次に、第1のレジスト層15aを除去した後、図6に示すように、ビアホール16内を含む半導体基板10の裏面の全面に、第2の絶縁膜である絶縁膜17を形成する。ここで、絶縁膜17は、例えばシリコン酸化膜(SiO2膜)もしくはシリコン窒化膜(SiN膜)から成り、例えばプラズマCVD法によって形成される。
【0026】
次に、図7に示すように、絶縁膜17上に、第2のレジスト層18を形成する。次に、図8のように、第2のレジスト層18をマスクとして、ビアホール16の底部の絶縁膜17(層間絶縁膜12が残存している場合はこれも含む)をエッチングして除去する。このエッチングは、例えば反応性イオンエッチングであることが好ましいが、その他のエッチングであってもよい。上記エッチングにより、ビアホール16の側壁に形成された絶縁膜17を残存させつつ、当該底部の絶縁膜17を除去してパッド電極11を露出することができる。上記エッチングの後、第2のレジスト層18を除去する。
【0027】
次に、図9に示すように、ビアホール16を含む半導体基板10の裏面の絶縁膜17上に、バリアシード層20を形成する。バリアシード層20は、不図示のバリアメタル層とシード層とから成る積層構造を有している。ここで、上記バリアメタル層は、例えばチタンタングステン(TiW)層、チタンナイトライド(TiN)層、もしくはタンタルナイトライド(TaN)層等の金属から成る。上記シード層は、後述する配線層22をメッキ形成するための電極となるものであり、例えば銅(Cu)等の金属から成る。バリアシード層20は、例えば、スパッタ法、CVD法、無電界メッキ法、もしくはその他の成膜方法によって形成される。なお、ビアホール16の側壁の絶縁膜17がシリコン窒化膜(SiN膜)により形成されている場合には、当該シリコン窒化膜(SiN膜)が銅拡散に対するバリアとなるため、バリアシード層20は、銅(Cu)から成るシード層のみから成る単層構造を有していてもよい。
【0028】
次に、ビアホール16内を含むバリアシード層20上に、例えば電界メッキ法により、銅(Cu)から成る貫通電極21、及びこの貫通電極21と連続して接続された配線層22を形成する。メッキ膜厚は、貫通電極21がビアホール16内に完全もしくは不完全に埋め込まれるような厚さに調整される。ここで、貫通電極21及び配線層22は、バリアシード層20を介して、ビアホール16の底部で露出するパッド電極11と電気的に接続される。この電解メッキにより、半導体装置のコーナー部においては図9(b)に示すように、配線層22と連続した銅層25がバリアシード層20上に形成される。
【0029】
次に、図10に示すように、半導体基板10の裏面の配線層22上及び銅層25上に、配線層22及び銅層25を所定のパターンにパターニングするための第3のレジスト層15bを選択的に形成する。第3のレジスト層15bは、所定のパターンに対応して残存させる配線層22及び銅層25の領域上に形成される。残存させる配線層22の領域は、少なくともビアホール16の形成領域、剥離防止層30の形成領域を含む。
【0030】
次に、第3のレジスト層15bをマスクとして、不要な配線層22、銅層25、及びバリアシード層20をエッチングして除去する。このエッチングにより、配線層22が所定の配線パターンにパターニングされる。一方、図10(b)においては、このエッチングにより銅層25及びバリアシード層20からなる剥離防止層30が形成される。
【0031】
次に、図11に示すように、第2のレジスト層15bを除去した後、半導体基板10の裏面上に、これを被覆して、例えばソルダーレジストのようなレジスト材料等から成る保護層23を形成する。保護層23のうち配線層22に対応する位置には開口部が設けられる。そして、当該開口部で露出する配線層22上に、例えばハンダ等の金属から成るボール状の導電端子24がスクリーン印刷法を用いて形成される。
【0032】
以上の工程により、コーナー部に剥離防止層30を有し、半導体チップ10及びそれに積層された各層から成る半導体装置100が完成する。以上の工程はウエハー工程により行われるため、1枚のウエハーに多数の半導体装置100が同時に形成されることになる。そこで、多数の半導体装置100の境界であるダイシングラインに沿ってダイシングを行うことにより、図1に示すような個々の半導体装置100に切断分離する。
【0033】
次に、本発明の第2の実施形態について図面を参照しながら説明する。図12は半導体装置100のコーナー部の拡大平面図、図13は図12のX−X線に沿った断面図である。本実施形態が第1の実施形態と異なる点は、半導体基板100の裏面に溝又は穴部28が形成され、絶縁膜17及び剥離防止層30の一部がこの溝又は穴部28の中に配置されるようにした点である。これにより、特に、絶縁膜17と半導体基板10とが溝又は穴部28のアンカー効果により強く密着するため、さらに剥離防止効果が高まる。
【0034】
本実施形態の半導体装置の製造方法について図14乃至図16を参照して説明する。図14乃至図16における上側の図(a)は図1のY−Y線に沿った断面図に対応しており、下側の図(b)は図12のX−X線に沿った断面図に対応するものである。
【0035】
最初に、図14に示すように、第1の実施形態と同様に、不図示の電子デバイスが形成された半導体基板10を準備する。半導体基板10の表面には、不図示の電子デバイスと接続された外部接続用電極であるパッド電極11が形成されている。パッド電極11は、第1の絶縁膜である層間絶縁膜12を介して半導体基板10の表面に形成されている。半導体基板10の表面には、必要に応じて支持体13が形成されてもよい。
【0036】
次に、図15に示すように、半導体基板10の裏面上に、選択的に第1のレジスト層15aを形成する。即ち、第1のレジスト層15aは、パッド電極11に対応する領域に対応した第1の開口部、剥離防止層30が形成される領域に対応した第2の開口部を有している。ここで、第2開口部は第1の開口部に比して小さく設定する。例えば、第1の開口部が数十μm以上であれば、第2の開口部は約5μmである。
【0037】
次に、この第1のレジスト層15aをマスクとして、ドライエッチング法により、半導体基板10をエッチングする。エッチングガスとしては公知のCHF3等を用いることができる。このエッチングにより、パッド電極11に対応する領域の半導体基板10を貫通するビアホール16及び、半導体基板10を貫通しない溝又は穴部28が形成される。これは、第2の開口部の開口径が比較的小さいため、そこからエッチングガスが中に入りにくいため、ビアホール16が完全に形成された時点で、この部分では半導体基板10が貫通されるには至らないためである。半導体基板10の厚さを130μmとすれば、溝又は穴部28の深さは50μm程度である。その後は、第1の実施形態と同様の工程を施すことにより、図16に示すように溝又は穴部28に部分的に埋め込まれた剥離防止層30を有する半導体装置が得られる。
【0038】
次に、本発明の第3の実施形態について図面を参照しながら説明する。図17は半導体装置100のコーナー部の拡大平面図、図18(a)は図17のX−X線に沿った断面図である。本実施形態が第1の実施形態と異なる点は、保護層23が複数のスリットSLを隔てて、複数の島領域23Aに分割されていることである。特に、半導体装置100のコーナー部においてそのような島領域23Aを形成することが効果的であるが、半導体装置100の全面に渡って島領域23Aを形成してもよい。このように、ソルダーレジスト等から成る保護層23を複数の島領域23Aに分割することで、熱応力が分散され、保護膜23及び絶縁膜17の剥離を防止することができる。保護層23を複数の島領域23Aに分割する工程は、ボール状の導電端子24を形成するための開口部を保護層23に開口する工程と同時に行うことができる。
【0039】
また、本実施形態の特徴構成は、第2の実施形態に適用することもできる。即ち、図18(b)に示すように、半導体基板100の裏面に溝又は穴部28が形成され、絶縁膜17及び剥離防止層30の一部がこの溝又は穴部28の中に配置される。そして、半導体装置100のコーナー部もしくは、半導体装置100の全面に渡って、島領域23Aを形成する。
【0040】
更には、剥離防止層30を形成することなく、保護層23にスリットを入れるものであっても良い。
【図面の簡単な説明】
【0041】
【図1】本発明の第1の実施形態に係る半導体装置の平面である。
【図2】本発明の第1の実施形態に係る半導体装置のコーナー部の拡大平面図である。
【図3】図2のX−X線に沿った断面図である。
【図4】本発明の第1の実施形態に係る半導体装置の製造方法を示す断面図である。
【図5】本発明の第1の実施形態に係る半導体装置の製造方法を示す断面図である。
【図6】本発明の第1の実施形態に係る半導体装置の製造方法を示す断面図である。
【図7】本発明の第1の実施形態に係る半導体装置の製造方法を示す断面図である。
【図8】本発明の第1の実施形態に係る半導体装置の製造方法を示す断面図である。
【図9】本発明の第1の実施形態に係る半導体装置の製造方法を示す断面図である。
【図10】本発明の第1の実施形態に係る半導体装置の製造方法を示す断面図である。
【図11】本発明の第1の実施形態に係る半導体装置の製造方法を示す断面図である。
【図12】本発明の第2の実施形態に係る半導体装置のコーナー部の拡大平面図である。
【図13】図12のX−X線に沿った断面図である。
【図14】本発明の第2の実施形態に係る半導体装置の製造方法を示す断面図である。
【図15】本発明の第2の実施形態に係る半導体装置の製造方法を示す断面図である。
【図16】本発明の第2の実施形態に係る半導体装置の製造方法を示す断面図である。
【図17】本発明の第2の実施形態に係る半導体装置のコーナー部の拡大平面図である。
【図18】図17のX−X線に沿った断面図である。
【図19】従来例の半導体装置の貫通電極部の断面図である。
【図20】従来例の半導体装置のコーナー部の断面図である。
【技術分野】
【0001】
本発明は、半導体装置及びその製造方法に関し、特に、貫通電極を有する半導体装置及びその製造方法に関するものである。
【背景技術】
【0002】
近年、新たなパッケージ技術として、CSP(Chip Size Package)が注目されている。CSPとは、半導体チップの外形寸法と略同サイズの外形寸法を有する小型パッケージをいう。
【0003】
従来より、CSPの一種として、貫通電極を有したBGA型の半導体装置が知られている。このBGA型の半導体装置は、半導体基板を貫通してその表面のパッド電極と接続された貫通電極を有する。この半導体装置の裏面には、半田等の金属部材から成るボール状の導電端子が格子状に複数配列され、これらの導電端子は配線層を介して前記貫通電極に接続されている。そして、この半導体装置を電子機器に組み込む際には、各導電端子を回路基板、例えばプリント基板上の配線パターンに接続している。
【0004】
このBGA型の半導体装置は、側部に突出したリードピンを有するSOP(Small Outline Package)やQFP(Quad Flat Package)等の他のCSP型の半導体装置に比べて、多数の導電端子を設けることができ、しかも小型化できるという長所を有する。
【0005】
図19は貫通電極を有したBGA型の半導体装置の貫通電極部の断面図である。シリコン(Si)等から成る半導体基板10の表面にはパッド電極11が層間絶縁膜12を介して形成されている。さらに半導体基板10の表面には、例えばガラス基板のような支持体13が樹脂層14を介して接着されている。また、半導体基板10を貫通し、パッド電極11に到達するビアホール16が形成されている。このビアホール16の側壁及び半導体基板10の裏面にはシリコン酸化膜(SiO2膜)もしくはシリコン窒化膜(SiN膜)等から成る絶縁膜17が形成されている。
【0006】
さらに、ビアホール16の中にはパッド電極11と接続されたバリアシード層20及び貫通電極21が形成されている。半導体基板10の表面には、貫通電極21と繋がった配線層22が延在している。そして、半導体基板10の裏面の貫通電極21、配線層22及び絶縁膜17を被覆して、ソルダーレジストから成る保護層23が形成されている。配線層22上の保護層23には開口部が形成され、この開口部を通して配線層22と接続されたボール状の導電端子24が形成されている。
【特許文献1】特開2003−309221号公報
【発明の開示】
【発明が解決しようとする課題】
【0007】
しかしながら、上述したBGA型の半導体装置では、その耐久試験の1つとして熱サイクル負荷試験を行うと、図20に示すように、主として半導体装置の4つのコーナー部(ダイシング後の半導体基板10のコーナー部)において、保護膜23が剥離したり、若しくは保護膜23とその下層の絶縁膜17の両方が半導体基板10から剥離してしまい、半導体装置の信頼性が劣化するという問題があった。その原因は、半導体装置が熱サイクル負荷を受ける過程で、保護膜23や絶縁膜17に熱応力が加わり、その熱応力に耐えきれずに保護膜23とその下層の絶縁膜17が剥離するためと考えられる。
【課題を解決するための手段】
【0008】
本発明の半導体装置は、半導体基板と、前記半導体基板の表面に第1の絶縁膜を介して形成されたパッド電極と、前記半導体基板を貫通し前記パッド電極に到達するビアホールと、前記ビアホールの側壁及び半導体基板の裏面を覆う第2の絶縁膜と、前記ビアホールの中に形成され前記パッド電極と接続された貫通電極と、前記第2の絶縁膜上に形成された剥離防止層と、前記貫通電極、前記第2の絶縁膜及び前記剥離防止層を被覆する保護層と、を備えることを特徴とするものである。
【0009】
かかる構成によれば、剥離防止層のアンカー効果によりその上層の保護層の剥離が防止され、保護層の下層にある第2の絶縁膜についても剥離しにくくなる。また、前記剥離防止層は前記半導体基板のコーナー部に設けられたことを特徴とする。保護膜の剥離は応力が集中する半導体基板のコーナー部で生じ易いことから、その部分に剥離防止層を配置することで保護膜等の剥離を効果的に防止できる。
【0010】
さらに、前記半導体基板の裏面に溝又は穴部が形成され、前記第2の絶縁膜及び前記剥離防止層の一部がこの溝又は穴部の中に配置されていることを特徴とする。かかる構成により、特に、第2の絶縁膜に対してアンカー効果が得られることで、さらに剥離防止効果が高まる。さらにまた、前記保護層が複数の島領域に分割されていることを特徴とするものである。かかる構成によれば、保護層にかかる熱応力が緩和されるので、保護層の剥離防止に効果がある。さらに、剥離進展防止効果がある。
【0011】
また、本発明の半導体装置の製造方法は、その表面に第1の絶縁膜を介してパッド電極が形成された半導体基板を準備し、前記パッド電極に対応する位置に前記半導体基板を貫通するビアホールを形成する工程と、前記ビアホールの側壁及び前記半導体基板の裏面を被覆する第2の絶縁膜を形成する工程と、前記ビアホールの中に前記パッド電極と接続された貫通電極及び、前記半導体基板の裏面上の前記第2の絶縁膜上の剥離防止層とを同時に形成する工程と、前記貫通電極、前記第2の絶縁膜及び前記剥離防止層を被覆する保護層を形成する工程とを備えることを特徴とするものである。
【0012】
この製造方法によれば、保護層等の剥離防止効果が得られることに加え、貫通電極と剥離防止層とを同時に形成しているので、剥離防止層を形成するための特別の工程を設けなくても良いという製造方法に特有の効果が得られる。貫通電極と剥離防止層とは電解メッキ法により同時形成することが製造工程を短縮する上で望ましい。
【発明の効果】
【0013】
本発明の半導体装置によれば、貫通電極を有した半導体装置において、保護膜や絶縁膜の剥離を防止できるので、半導体装置の信頼性を向上することができる。
【発明を実施するための最良の形態】
【0014】
次に、本発明の第1の実施形態について図面を参照しながら説明する。図1は半導体装置100を裏面から見た平面であり、図2はそのコーナー部の拡大平面図、図3は図1、図2のX−X線に沿った断面図である。また、図11(a)は、図1のY−Y線に沿った断面図である。
【0015】
この半導体装置100の裏面には、図1に示すように、複数のボール状の導電端子24がマトリクス状に配置され、個々の導電端子24は貫通電極21、配線層22を通して、半導体装置の表面のパッド電極11に接続されているものである。図11(a)の断面図は、従来例で説明した図19と基本的に同じものである。
【0016】
本実施形態では半導体装置100の4つのコーナー部に、絶縁膜17、保護層23の剥離を防止するための剥離防止層30が形成されている。剥離防止層30はコーナー部以外の半導体装置10の空きスペース、例えば、ボール状の導電端子24の間に配置することでさらに剥離防止効果を高めることができる。剥離防止層30のパターン形状は、任意であるが、例えば図2の十字状形状でもよいし、矩形でもよい。
【0017】
その断面構造は図3に示すように、半導体基板10の裏面に形成された絶縁膜17上に剥離防止層30が形成され、この絶縁膜17及び剥離防止層30を被覆するようにソルダーレジスト等から成る保護層30が形成される。剥離防止層30は、電解メッキ法により形成する場合には、バリアシード層20と上層の銅層25からなる積層構造を有することになるが、保護層30と密着性が良い単一金属層から構成されてもよい。一般に、酸化膜などの絶縁膜と比較して、銅はソルダーレジスト等からなる保護層23との密着性がよく、アンカー効果が大きいことから、剥離防止層30には少なくとも銅層を含むことが好ましい。
【0018】
上述の剥離防止層30が設けられた半導体装置100の製造方法を図4乃至図11を参照して説明する。ここで、図4乃至図11における上側の図(a)は図1のY−Y線に沿った断面図に対応しており、下側の図(b)は図1のX−X線に沿った断面図に対応するものである。
【0019】
まず、図4に示すように、不図示の電子デバイスが表面に形成された半導体基板10を準備する。不図示の電子デバイスは、例えば、CCD(Charge Coupled Device)や赤外線センサ等の受光素子、もしくは発光素子であるものとする。もしくは、不図示の電子デバイスは、上記受光素子や発光素子以外の電子デバイスであってもよい。
【0020】
さらに、半導体基板10の表面には、不図示の電子デバイスと接続された外部接続用電極であるパッド電極11が形成されている。パッド電極11は、第1の絶縁膜である層間絶縁膜12を介して半導体基板10の表面に形成されている。
【0021】
ここで、半導体基板10は例えばシリコン(Si)から成り、好ましくは約20〜200μmの膜厚を有している。また、パッド電極11は、例えばアルミニウム(Al)から成り、好ましくは約1μmの膜厚を有して形成される。また、層間絶縁膜12は、例えば酸化膜から成り、好ましくは約0.8μmの膜厚を有して形成される。
【0022】
また、半導体基板10の表面には、必要に応じて支持体13が形成されてもよい。この支持体13は、樹脂層14を介して半導体基板10の表面に形成されている。ここで、不図示の電子デバイスが受光素子や発光素子である場合、支持体13は、例えばガラスのような透明もしくは半透明の性状を有した材料により形成されている。不図示の電子デバイスが受光素子や発光素子ではない場合、支持体13は、透明もしくは半透明の性状を有さない材料により形成されるものであってもよい。 また、支持体13はテープ状のものであってもよい。この支持体13は、後の工程において除去されるものであってもよい。もしくは、支持体13は、除去されずに残されてもよい。
【0023】
次に、図5に示すように、半導体基板10の裏面上に、選択的に第1のレジスト層15aを形成する。即ち、第1のレジスト層15aは、半導体基板10の裏面上のうち、パッド電極11に対応する位置に開口部を有している。次に、この第1のレジスト層15aをマスクとして、好ましくはドライエッチング法により、半導体基板10をエッチングする。ドライエッチングのエッチングガスとしては公知のCHF3等を用いることができる。
【0024】
このエッチングにより、パッド電極11に対応する位置の半導体基板10を当該裏面から当該表面に至って貫通するビアホール16が形成される。ビアホール16の底部では、層間絶縁膜12が露出され、その下方にパッド電極11が接している。さらに、第1のレジスト層15aをマスクとして、ドライエッチングもしくはウェットエッチングにより、ビアホール16の底部で露出する層間絶縁膜12をエッチングして薄膜化するか、もしく完全に除去する。あるいは、層間絶縁膜12のエッチング工程は、この段階では行われずに、後述する他のエッチング工程と同時に行われてもよい。
【0025】
次に、第1のレジスト層15aを除去した後、図6に示すように、ビアホール16内を含む半導体基板10の裏面の全面に、第2の絶縁膜である絶縁膜17を形成する。ここで、絶縁膜17は、例えばシリコン酸化膜(SiO2膜)もしくはシリコン窒化膜(SiN膜)から成り、例えばプラズマCVD法によって形成される。
【0026】
次に、図7に示すように、絶縁膜17上に、第2のレジスト層18を形成する。次に、図8のように、第2のレジスト層18をマスクとして、ビアホール16の底部の絶縁膜17(層間絶縁膜12が残存している場合はこれも含む)をエッチングして除去する。このエッチングは、例えば反応性イオンエッチングであることが好ましいが、その他のエッチングであってもよい。上記エッチングにより、ビアホール16の側壁に形成された絶縁膜17を残存させつつ、当該底部の絶縁膜17を除去してパッド電極11を露出することができる。上記エッチングの後、第2のレジスト層18を除去する。
【0027】
次に、図9に示すように、ビアホール16を含む半導体基板10の裏面の絶縁膜17上に、バリアシード層20を形成する。バリアシード層20は、不図示のバリアメタル層とシード層とから成る積層構造を有している。ここで、上記バリアメタル層は、例えばチタンタングステン(TiW)層、チタンナイトライド(TiN)層、もしくはタンタルナイトライド(TaN)層等の金属から成る。上記シード層は、後述する配線層22をメッキ形成するための電極となるものであり、例えば銅(Cu)等の金属から成る。バリアシード層20は、例えば、スパッタ法、CVD法、無電界メッキ法、もしくはその他の成膜方法によって形成される。なお、ビアホール16の側壁の絶縁膜17がシリコン窒化膜(SiN膜)により形成されている場合には、当該シリコン窒化膜(SiN膜)が銅拡散に対するバリアとなるため、バリアシード層20は、銅(Cu)から成るシード層のみから成る単層構造を有していてもよい。
【0028】
次に、ビアホール16内を含むバリアシード層20上に、例えば電界メッキ法により、銅(Cu)から成る貫通電極21、及びこの貫通電極21と連続して接続された配線層22を形成する。メッキ膜厚は、貫通電極21がビアホール16内に完全もしくは不完全に埋め込まれるような厚さに調整される。ここで、貫通電極21及び配線層22は、バリアシード層20を介して、ビアホール16の底部で露出するパッド電極11と電気的に接続される。この電解メッキにより、半導体装置のコーナー部においては図9(b)に示すように、配線層22と連続した銅層25がバリアシード層20上に形成される。
【0029】
次に、図10に示すように、半導体基板10の裏面の配線層22上及び銅層25上に、配線層22及び銅層25を所定のパターンにパターニングするための第3のレジスト層15bを選択的に形成する。第3のレジスト層15bは、所定のパターンに対応して残存させる配線層22及び銅層25の領域上に形成される。残存させる配線層22の領域は、少なくともビアホール16の形成領域、剥離防止層30の形成領域を含む。
【0030】
次に、第3のレジスト層15bをマスクとして、不要な配線層22、銅層25、及びバリアシード層20をエッチングして除去する。このエッチングにより、配線層22が所定の配線パターンにパターニングされる。一方、図10(b)においては、このエッチングにより銅層25及びバリアシード層20からなる剥離防止層30が形成される。
【0031】
次に、図11に示すように、第2のレジスト層15bを除去した後、半導体基板10の裏面上に、これを被覆して、例えばソルダーレジストのようなレジスト材料等から成る保護層23を形成する。保護層23のうち配線層22に対応する位置には開口部が設けられる。そして、当該開口部で露出する配線層22上に、例えばハンダ等の金属から成るボール状の導電端子24がスクリーン印刷法を用いて形成される。
【0032】
以上の工程により、コーナー部に剥離防止層30を有し、半導体チップ10及びそれに積層された各層から成る半導体装置100が完成する。以上の工程はウエハー工程により行われるため、1枚のウエハーに多数の半導体装置100が同時に形成されることになる。そこで、多数の半導体装置100の境界であるダイシングラインに沿ってダイシングを行うことにより、図1に示すような個々の半導体装置100に切断分離する。
【0033】
次に、本発明の第2の実施形態について図面を参照しながら説明する。図12は半導体装置100のコーナー部の拡大平面図、図13は図12のX−X線に沿った断面図である。本実施形態が第1の実施形態と異なる点は、半導体基板100の裏面に溝又は穴部28が形成され、絶縁膜17及び剥離防止層30の一部がこの溝又は穴部28の中に配置されるようにした点である。これにより、特に、絶縁膜17と半導体基板10とが溝又は穴部28のアンカー効果により強く密着するため、さらに剥離防止効果が高まる。
【0034】
本実施形態の半導体装置の製造方法について図14乃至図16を参照して説明する。図14乃至図16における上側の図(a)は図1のY−Y線に沿った断面図に対応しており、下側の図(b)は図12のX−X線に沿った断面図に対応するものである。
【0035】
最初に、図14に示すように、第1の実施形態と同様に、不図示の電子デバイスが形成された半導体基板10を準備する。半導体基板10の表面には、不図示の電子デバイスと接続された外部接続用電極であるパッド電極11が形成されている。パッド電極11は、第1の絶縁膜である層間絶縁膜12を介して半導体基板10の表面に形成されている。半導体基板10の表面には、必要に応じて支持体13が形成されてもよい。
【0036】
次に、図15に示すように、半導体基板10の裏面上に、選択的に第1のレジスト層15aを形成する。即ち、第1のレジスト層15aは、パッド電極11に対応する領域に対応した第1の開口部、剥離防止層30が形成される領域に対応した第2の開口部を有している。ここで、第2開口部は第1の開口部に比して小さく設定する。例えば、第1の開口部が数十μm以上であれば、第2の開口部は約5μmである。
【0037】
次に、この第1のレジスト層15aをマスクとして、ドライエッチング法により、半導体基板10をエッチングする。エッチングガスとしては公知のCHF3等を用いることができる。このエッチングにより、パッド電極11に対応する領域の半導体基板10を貫通するビアホール16及び、半導体基板10を貫通しない溝又は穴部28が形成される。これは、第2の開口部の開口径が比較的小さいため、そこからエッチングガスが中に入りにくいため、ビアホール16が完全に形成された時点で、この部分では半導体基板10が貫通されるには至らないためである。半導体基板10の厚さを130μmとすれば、溝又は穴部28の深さは50μm程度である。その後は、第1の実施形態と同様の工程を施すことにより、図16に示すように溝又は穴部28に部分的に埋め込まれた剥離防止層30を有する半導体装置が得られる。
【0038】
次に、本発明の第3の実施形態について図面を参照しながら説明する。図17は半導体装置100のコーナー部の拡大平面図、図18(a)は図17のX−X線に沿った断面図である。本実施形態が第1の実施形態と異なる点は、保護層23が複数のスリットSLを隔てて、複数の島領域23Aに分割されていることである。特に、半導体装置100のコーナー部においてそのような島領域23Aを形成することが効果的であるが、半導体装置100の全面に渡って島領域23Aを形成してもよい。このように、ソルダーレジスト等から成る保護層23を複数の島領域23Aに分割することで、熱応力が分散され、保護膜23及び絶縁膜17の剥離を防止することができる。保護層23を複数の島領域23Aに分割する工程は、ボール状の導電端子24を形成するための開口部を保護層23に開口する工程と同時に行うことができる。
【0039】
また、本実施形態の特徴構成は、第2の実施形態に適用することもできる。即ち、図18(b)に示すように、半導体基板100の裏面に溝又は穴部28が形成され、絶縁膜17及び剥離防止層30の一部がこの溝又は穴部28の中に配置される。そして、半導体装置100のコーナー部もしくは、半導体装置100の全面に渡って、島領域23Aを形成する。
【0040】
更には、剥離防止層30を形成することなく、保護層23にスリットを入れるものであっても良い。
【図面の簡単な説明】
【0041】
【図1】本発明の第1の実施形態に係る半導体装置の平面である。
【図2】本発明の第1の実施形態に係る半導体装置のコーナー部の拡大平面図である。
【図3】図2のX−X線に沿った断面図である。
【図4】本発明の第1の実施形態に係る半導体装置の製造方法を示す断面図である。
【図5】本発明の第1の実施形態に係る半導体装置の製造方法を示す断面図である。
【図6】本発明の第1の実施形態に係る半導体装置の製造方法を示す断面図である。
【図7】本発明の第1の実施形態に係る半導体装置の製造方法を示す断面図である。
【図8】本発明の第1の実施形態に係る半導体装置の製造方法を示す断面図である。
【図9】本発明の第1の実施形態に係る半導体装置の製造方法を示す断面図である。
【図10】本発明の第1の実施形態に係る半導体装置の製造方法を示す断面図である。
【図11】本発明の第1の実施形態に係る半導体装置の製造方法を示す断面図である。
【図12】本発明の第2の実施形態に係る半導体装置のコーナー部の拡大平面図である。
【図13】図12のX−X線に沿った断面図である。
【図14】本発明の第2の実施形態に係る半導体装置の製造方法を示す断面図である。
【図15】本発明の第2の実施形態に係る半導体装置の製造方法を示す断面図である。
【図16】本発明の第2の実施形態に係る半導体装置の製造方法を示す断面図である。
【図17】本発明の第2の実施形態に係る半導体装置のコーナー部の拡大平面図である。
【図18】図17のX−X線に沿った断面図である。
【図19】従来例の半導体装置の貫通電極部の断面図である。
【図20】従来例の半導体装置のコーナー部の断面図である。
【特許請求の範囲】
【請求項1】
半導体基板と、前記半導体基板の表面に第1の絶縁膜を介して形成されたパッド電極と、前記半導体基板を貫通し前記パッド電極に到達するビアホールと、前記ビアホールの側壁及び半導体基板の裏面を覆う第2の絶縁膜と、前記ビアホールの中に形成され前記パッド電極と接続された貫通電極と、前記第2の絶縁膜上に形成された剥離防止層と、前記貫通電極、前記第2の絶縁膜及び前記剥離防止層を被覆する保護層と、を備えることを特徴とする半導体装置。
【請求項2】
前記剥離防止層は前記半導体基板のコーナー部に設けられたことを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記半導体基板の裏面に溝又は穴部が形成され、前記第2の絶縁膜及び前記剥離防止層の一部がこの溝又は穴部の中に配置されていることを特徴とする請求項1又は請求項2に記載の半導体装置。
【請求項4】
前記保護層が複数の島領域に分割されていることを特徴とする請求項1、2、3のいずれか1項に記載の半導体装置。
【請求項5】
前記剥離防止層は少なくとも銅層を含むことを特徴とする請求項1、2、3、4のいずれか1項に記載の半導体装置。
【請求項6】
半導体基板と、前記半導体基板の表面に第1の絶縁膜を介して形成されたパッド電極と、前記半導体基板を貫通し前記パッド電極に到達するビアホールと、前記ビアホールの側壁及び半導体基板の裏面を覆う第2の絶縁膜と、前記ビアホールの中に形成され前記パッド電極と接続された貫通電極と、前記貫通電極と接続され前記半導体基板の裏面の前記絶縁膜上を延在する配線層と、前記第2の絶縁膜上に形成された剥離防止層と、前記貫通電極、前記第2の絶縁膜、前記配線層及び前記剥離防止層を被覆する保護層と、前記配線層上に形成された前記保護層の開口部を通して前記配線層に接続された導電端子と、を備えることを特徴とする半導体装置。
【請求項7】
前記剥離防止層は前記半導体基板のコーナー部に設けられたことを特徴とする請求項6に記載の半導体装置。
【請求項8】
前記半導体基板の裏面に溝又は穴部が形成され、前記第2の絶縁膜及び前記剥離防止層の一部がこの溝又は穴部の中に配置されていることを特徴とする請求項6又は請求項7に記載の半導体装置。
【請求項9】
前記保護層が複数の島領域に分割されていることを特徴とする請求項6、7、8のいずれか1項に記載の半導体装置。
【請求項10】
前記剥離防止層は少なくとも銅層を含むことを特徴とする請求項6、7、8、9のいずれか1項に記載の半導体装置。
【請求項11】
その表面に第1の絶縁膜を介してパッド電極が形成された半導体基板を準備し、
前記パッド電極に対応する位置に前記半導体基板を貫通するビアホールを形成する工程と、
前記ビアホールの側壁及び前記半導体基板の裏面を被覆する第2の絶縁膜を形成する工程と、
前記ビアホールの中に前記パッド電極と接続された貫通電極及び、前記半導体基板の裏面上の前記第2の絶縁膜上の剥離防止層とを同時に形成する工程と、
前記前記貫通電極、前記第2の絶縁膜及び前記剥離防止層を被覆する保護層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項12】
前記貫通電極及び前記剥離防止層は電解メッキ法により形成されることを特徴とする請求項11に記載の半導体装置の製造方法。
【請求項13】
前記剥離防止層は前記半導体基板のコーナー部に形成されることを特徴とする請求項11又は請求項12に記載の半導体装置の製造方法。
【請求項14】
前記ビアホールと同時に前記半導体基板の裏面に溝又は穴部をエッチングにより形成する工程とを備え、前記第2の絶縁膜及び前記剥離防止層の一部がこの溝又は穴部の中に形成されることを特徴とする請求項11、12、13のいずれか1項に記載の半導体装置の製造方法。
【請求項15】
前記保護層を複数の島領域に分割する工程を備えることを特徴とする請求項11、12、13、14のいずれか1項に記載の半導体装置の製造方法。
【請求項16】
前記剥離防止層は少なくとも銅層を含むことを特徴とする請求項11、12、13、14、15のいずれか1項に記載の半導体装置の製造方法。
【請求項1】
半導体基板と、前記半導体基板の表面に第1の絶縁膜を介して形成されたパッド電極と、前記半導体基板を貫通し前記パッド電極に到達するビアホールと、前記ビアホールの側壁及び半導体基板の裏面を覆う第2の絶縁膜と、前記ビアホールの中に形成され前記パッド電極と接続された貫通電極と、前記第2の絶縁膜上に形成された剥離防止層と、前記貫通電極、前記第2の絶縁膜及び前記剥離防止層を被覆する保護層と、を備えることを特徴とする半導体装置。
【請求項2】
前記剥離防止層は前記半導体基板のコーナー部に設けられたことを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記半導体基板の裏面に溝又は穴部が形成され、前記第2の絶縁膜及び前記剥離防止層の一部がこの溝又は穴部の中に配置されていることを特徴とする請求項1又は請求項2に記載の半導体装置。
【請求項4】
前記保護層が複数の島領域に分割されていることを特徴とする請求項1、2、3のいずれか1項に記載の半導体装置。
【請求項5】
前記剥離防止層は少なくとも銅層を含むことを特徴とする請求項1、2、3、4のいずれか1項に記載の半導体装置。
【請求項6】
半導体基板と、前記半導体基板の表面に第1の絶縁膜を介して形成されたパッド電極と、前記半導体基板を貫通し前記パッド電極に到達するビアホールと、前記ビアホールの側壁及び半導体基板の裏面を覆う第2の絶縁膜と、前記ビアホールの中に形成され前記パッド電極と接続された貫通電極と、前記貫通電極と接続され前記半導体基板の裏面の前記絶縁膜上を延在する配線層と、前記第2の絶縁膜上に形成された剥離防止層と、前記貫通電極、前記第2の絶縁膜、前記配線層及び前記剥離防止層を被覆する保護層と、前記配線層上に形成された前記保護層の開口部を通して前記配線層に接続された導電端子と、を備えることを特徴とする半導体装置。
【請求項7】
前記剥離防止層は前記半導体基板のコーナー部に設けられたことを特徴とする請求項6に記載の半導体装置。
【請求項8】
前記半導体基板の裏面に溝又は穴部が形成され、前記第2の絶縁膜及び前記剥離防止層の一部がこの溝又は穴部の中に配置されていることを特徴とする請求項6又は請求項7に記載の半導体装置。
【請求項9】
前記保護層が複数の島領域に分割されていることを特徴とする請求項6、7、8のいずれか1項に記載の半導体装置。
【請求項10】
前記剥離防止層は少なくとも銅層を含むことを特徴とする請求項6、7、8、9のいずれか1項に記載の半導体装置。
【請求項11】
その表面に第1の絶縁膜を介してパッド電極が形成された半導体基板を準備し、
前記パッド電極に対応する位置に前記半導体基板を貫通するビアホールを形成する工程と、
前記ビアホールの側壁及び前記半導体基板の裏面を被覆する第2の絶縁膜を形成する工程と、
前記ビアホールの中に前記パッド電極と接続された貫通電極及び、前記半導体基板の裏面上の前記第2の絶縁膜上の剥離防止層とを同時に形成する工程と、
前記前記貫通電極、前記第2の絶縁膜及び前記剥離防止層を被覆する保護層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項12】
前記貫通電極及び前記剥離防止層は電解メッキ法により形成されることを特徴とする請求項11に記載の半導体装置の製造方法。
【請求項13】
前記剥離防止層は前記半導体基板のコーナー部に形成されることを特徴とする請求項11又は請求項12に記載の半導体装置の製造方法。
【請求項14】
前記ビアホールと同時に前記半導体基板の裏面に溝又は穴部をエッチングにより形成する工程とを備え、前記第2の絶縁膜及び前記剥離防止層の一部がこの溝又は穴部の中に形成されることを特徴とする請求項11、12、13のいずれか1項に記載の半導体装置の製造方法。
【請求項15】
前記保護層を複数の島領域に分割する工程を備えることを特徴とする請求項11、12、13、14のいずれか1項に記載の半導体装置の製造方法。
【請求項16】
前記剥離防止層は少なくとも銅層を含むことを特徴とする請求項11、12、13、14、15のいずれか1項に記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
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【図19】
【図20】
【公開番号】特開2006−100558(P2006−100558A)
【公開日】平成18年4月13日(2006.4.13)
【国際特許分類】
【出願番号】特願2004−284794(P2004−284794)
【出願日】平成16年9月29日(2004.9.29)
【出願人】(000001889)三洋電機株式会社 (18,308)
【出願人】(301079420)関東三洋セミコンダクターズ株式会社 (70)
【Fターム(参考)】
【公開日】平成18年4月13日(2006.4.13)
【国際特許分類】
【出願日】平成16年9月29日(2004.9.29)
【出願人】(000001889)三洋電機株式会社 (18,308)
【出願人】(301079420)関東三洋セミコンダクターズ株式会社 (70)
【Fターム(参考)】
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