半導体装置及び半導体装置の製造方法

【課題】多層配線の狭ピッチ化に対応可能な半導体装置およびその製造方法を得る。
【解決手段】半導体基板上に複数の第１配線層を形成する工程と、第１配線層を覆うように第１層間絶縁膜層９を形成する工程と、第１層間絶縁膜層に、表面からその厚み方向に貫いて第１配線層に接続する複数の第１プラグ１４を形成する工程と、第１層間絶縁層上であって、第１プラグのうち一部の第１プラグの直上部に第２配線層４０を形成する工程と、第１層間絶縁膜層上に第２配線層を覆うように第２層間絶縁膜層１９を形成する工程と、第２層間絶縁膜層に、表面からその厚み方向に貫いて第２配線層に接続する第２プラグ２４’と、表面からその厚み方向に貫いて第１プラグに直接接続する第３プラグ２４と、を同時に形成する工程と、第２層間絶縁膜層上であって、第２プラグおよび第３プラグの直上部に第３配線層５０を形成する工程と、を含む。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多層配線を有して成る半導体装置及び半導体装置の製造方法に関するものであり、特に多層配線の狭ピッチ化に対応可能な半導体装置および半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体集積回路の小型化、高性能化に伴って半導体装置の高集積化が進んでいる。そして、半導体装置の高集積化を進めるために多層配線が広く用いられている。このような多層配線を用いた半導体装置として多くの技術が研究されているが、たとえば、基板と、少なくとも１層のメタル配線と、セラミック薄膜容量を有する半導体装置であって前記セラミック薄膜容量は、下部電極、セラミック薄膜、上部電極がこの順に積層されてなり、前記下部電極、セラミック薄膜、上部電極がメタル配線よりも上部に形成されてなる、容易に多層メタル配線を形成可能な半導体装置が提案されている（たとえば特許文献１参照）。
【０００３】
【特許文献１】特開平１１−３１７５００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、このような半導体装置の高集積化が進むにつれて、メタル配線の狭ピッチ化が必須となる。従来の半導体装置においては、たとえば３層のメタル配線を有して成る半導体装置の場合、すなわち半導体基板と、該半導体基板側の第１層目のメタル配線と、その直上の第２層目のメタル配線、さらにその直上の第３層目のメタル配線と、を備えて構成される場合、まず、半導体基板または第１層メタル配線と、第２層メタル配線とをプラグでつなぎ、さらに第２層メタル配線と第３層メタル配線とをプラグでつながなくてはならない。
【０００５】
このため、メタル配線の狭ピッチ化が進むと、メタル配線全体のレイアウトが第２層メタル配線の最小デザインルールで律速されてしまうことがある。第２層メタル配線のデザインルールをより微細のパターンに対応できるようにするためには、高価な製造装置やプロセスを使用する必要があり、製造コストが高くなるという問題がある。またこれらを使用することができない場合には、レイアウト面積が拡大し、半導体チップのチップサイズが大きくなってしまうという問題がある。
【０００６】
しかしながら、上述したような特許文献１にかかる従来の技術ではメタル配線の狭ピッチ化については検討されていない。
【０００７】
本発明は、上記に鑑みてなされたものであって、多層配線の狭ピッチ化に対応可能な半導体装置およびその製造方法を得ることを目的とする。
【課題を解決するための手段】
【０００８】
上述した課題を解決し、目的を達成するために、本発明にかかる半導体装置は、半導体基板上に多層にわたって形成された配線層を有する半導体装置であって、その厚み方向に隣り合わない配線層同士、または半導体基板と該半導体基板にその厚み方向に隣り合わない配線層とが、プラグにより直接、電気的に接続されていることを特徴とする。
【０００９】
この発明によれば、その厚み方向に隣り合わない配線層同士、または半導体基板と該半導体基板にその厚み方向に隣り合わない配線層とが、他の配線層を介さずに直接電気的に接続されている。これにより、配線層のレイアウトに因らずその厚み方向に隣り合わない配線層同士、または半導体基板と該半導体基板にその厚み方向に隣り合わない配線層とが接続される。
【発明の効果】
【００１０】
この発明によれば、多層配線の狭ピッチ化が進んだ場合においても、配線層のデザインルールによらず確実にその厚み方向に隣り合わない配線層同士、または半導体基板と該半導体基板にその厚み方向に隣り合わない配線層とを電気的に接続することが可能である。すなわち、この半導体装置によれば、配線層全体のレイアウトが特定の配線層のデザインルールにより律速されることが無く、多層配線の狭ピッチ化が進んだ場合においても、配線層全体のレイアウトをより微細なパターンに対応させることができ、配線レイアウトの縮小が可能である。したがって、この発明によれば、多層配線の狭ピッチ化に対応可能な半導体装置を提供することができるという効果を奏する。
【発明を実施するための最良の形態】
【００１１】
以下に、本発明にかかる半導体装置およびその製造方法の実施の形態を図面に基づいて詳細に説明する。なお、本発明は以下の記述に限定されるものではなく、本発明の要旨を逸脱しない範囲において適宜変更可能である。
【００１２】
実施の形態．
図１は、本発明の実施の形態にかかる半導体装置の構成を示す断面図である。まず、半導体装置の構成について説明する。半導体基板であるシリコン基板１上には、ゲート構造３０が形成されている。また、このゲート構造３０上には層間絶縁膜９を挟んで第１メタル配線４０が設けられている。この第１メタル配線４０は、窒化チタン（ＴｉＮ）等から成るバリアメタル膜１５、１７と、アルミ銅（ＡｌＣｕ）などから成る導電膜１６と、が積層されて構成されている。
【００１３】
また、第１メタル配線４０上、すなわちバリアメタル膜１７上には、該第１メタル配線４０の周囲に形成されている層間絶縁膜１９よりも高いエッチング選択比を有する酸化膜１００が積層されている。この酸化膜１００は、シリコン（Ｓｉ）と酸素（Ｏ）との含有比がシリコン（Ｓｉ）が１に対して酸素（Ｏ）が２未満とされている。そして、この第１メタル配線４０とゲート構造３０のソース／ドレインとして機能する不純物拡散領域８とがコンタクトプラグ１４およびバリアメタル膜１２を介して電気的に接続されている。
【００１４】
第１メタル配線４０の上面および周囲は層間絶縁膜１９により覆われており、該層間絶縁膜１９上に第２メタル配線５０が形成されている。この第２メタル配線５０は、窒化チタン（ＴｉＮ）等から成るバリアメタル膜２５、２７と、アルミ銅（ＡｌＣｕ）などから成る導電膜２６と、が積層されて構成されている。そして、この第２メタル配線５０と第１メタル配線４０とがヴィアプラグ２４′およびバリアメタル膜２２を介して電気的に接続されている。また、この第２メタル配線５０と不純物拡散領域８とがヴィアプラグ２４、バリアメタル膜２２、コンタクトプラグ１４およびバリアメタル膜１２を介して電気的に接続されている。すなわち、この第２メタル配線５０と不純物拡散領域８とは、第１メタル配線４０を介さずに電気的に接続されている。
【００１５】
上述したように、本実施の形態にかかる半導体装置においては、不純物拡散領域８と第２メタル配線５０との接続において、ヴィアプラグ２４とコンタクトプラグ１４とが、第１メタル配線４０を介すことなく直接つながれている。すなわち、この半導体装置においては、ヴィアプラグ２４とコンタクトプラグ１４とが、第１メタル配線４０を介すことなく直接電気的に接続されている。
【００１６】
このように、ヴィアプラグ２４とコンタクトプラグ１４とが、第１メタル配線４０を介すことなく直接つながれることにより、第１メタル配線４０のデザインルールに起因して第２メタル配線５０と不純物拡散領域８とが接続できないという状況が発生せず、第１メタル配線４０のデザインルールによらず確実に第２メタル配線５０と不純物拡散領域８とを接続することが可能である。
【００１７】
すなわち、この半導体装置によれば、多層配線の狭ピッチ化が進んだ場合においても、第１メタル配線４０のデザインルールによらず確実に第２メタル配線５０と不純物拡散領域８とを確実に接続することが可能である。したがって、この半導体装置によれば、メタル配線全体のレイアウトが第１層メタル配線の最小デザインルールにより律速されることが無く、多層配線の狭ピッチ化が進んだ場合においても、メタル配線全体のレイアウトをより微細なパターンに対応させることができ、配線レイアウトの縮小が可能である。
【００１８】
したがって、本実施の形態にかかる半導体装置によれば、多層配線の狭ピッチ化に対応可能な半導体装置を提供することができる。
【００１９】
また、この半導体装置によれば、第２メタル配線５０と不純物拡散領域８とを接続するために、高価な製造装置やプロセスを使用する必要が無く、複雑なレイアウト設計も必要ない。このため、製造コストの増加を伴うことなく安価に製造することができる。そして、多層配線の狭ピッチ化が進んだ場合においても、メタル配線全体のレイアウトをより微細なパターンに対応させることが可能であるため、レイアウト面積を拡大させることなく、小型化された半導体装置を製造することができる。
【００２０】
つぎに、以上のように構成された本実施の形態にかかる半導体装置の製造方法について図面を用いて説明する。まず、図２に示すように公知の技術によりシリコン基板１に素子分離酸化膜２、およびゲート構造３０を形成する。すなわち、ゲート酸化膜３を介してシリコン基板１上にポリシリコンから成るゲート電極４、タングステンシリサイド（ＷＳｉ）から成るゲート電極５、シリコン窒化膜（ＳｉＮ）から成るハードマスク６を形成し、またシリコン基板１中に不純物拡散領域８を形成する。また、ゲート電極４、５およびハードマスク６の側壁に窒化シリコン（ＳｉＮ）から成るサイドウォール７を形成する。
【００２１】
つぎに、図３に示すようにプラズマＣＶＤ（Chemical Vapor Deposition）法などにより、ゲート構造３０を覆うようにシリコン基板１上にシリコン酸化膜などから成る層間絶縁膜９を形成し、さらに該層間絶縁膜９上に写真製版によりフォトレジスト１０を形成する。ここで、該フォトレジスト１０は、次工程におけるコンタクトホールの形成領域に対応する部分に開口部を有するパターンにて形成する。
【００２２】
つぎに、フォトレジスト１０をエッチングマスクとして層間絶縁膜９をドライエッチングして、コンタクトホールの形成領域の層間絶縁膜９を除去する。そして、ドライエッチング後、フォトレジスト１０を除去する。これにより、図４に示すようにコンタクトホール１１が形成される。
【００２３】
つぎに、図５に示すように層間絶縁膜９の上面およびコンタクトホール１１の内壁、すなわち内側面および底面に窒化チタン（ＴｉＮ）などを成膜してバリアメタル膜１２を形成する。そして、図６に示すようにバリアメタル膜１２の上面およびコンタクトホール１１の内壁に、タングステン（Ｗ）などの導電膜１３を成膜する。この導電膜１３は、コンタクトホール１１が確実に埋まるようにコンタクトホール１１の上径の半分以上の膜厚で成膜する。
【００２４】
つぎに、図７に示すように、ＣＭＰ（Chemical Mechanical Polishing）またはエッチバックによりコンタクトホール１１内の導電膜１３を残した状態で層間絶縁膜９の上面に成膜された導電膜１３およびバリアメタル膜１２を除去してコンタクトプラグ１４を形成する。ついで、図８に示すように層間絶縁膜９、バリアメタル膜１２およびコンタクトプラグ１４の上面に窒化チタン（ＴｉＮ）などを成膜してバリアメタル膜１５を形成し、該バリアメタル膜１５上にアルミ銅（ＡｌＣｕ）などの導電膜１６を形成し、さらにその上に窒化チタン（ＴｉＮ）などを成膜してバリアメタル膜１７を形成する。
【００２５】
そして、図９に示すようにバリアメタル膜１７上に酸化膜１００を形成する。ここで、酸化膜１００は、シリコン（Ｓｉ）と酸素（Ｏ）との含有比がシリコン（Ｓｉ）が１に対して酸素（Ｏ）が２未満であり、後述する層間絶縁膜１９よりもシリコン（Ｓｉ）の含有率が高くドライエッチングにおいて該層間絶縁膜１９よりも高い選択比を有する膜である。また、この酸化膜１００は、バリアメタル膜１７、導電膜１６およびバリアメタル膜１５よりも高い選択比を有する膜である。このような酸化膜１００としては、たとえばシランと酸素（Ｏ₂）との混合ガスからプラズマＣＶＤ法で作られる酸化膜などを形成することができる。
【００２６】
つぎに、図１０に示すように写真製版により酸化膜１００上にフォトレジスト１８を形成する。ここで、該フォトレジスト１８は、第１メタル配線４０の形成領域に対応する部分を覆い、それ以外の部分に開口部を有するパターンにて形成する。
【００２７】
つぎに、図１１に示すようにフォトレジスト１８をエッチングマスクとして酸化膜１００をドライエッチングして、第１メタル配線４０の形成領域以外の酸化膜１００を除去する。そして、ドライエッチング後、フォトレジスト１８を除去する。これにより、図１２に示すように第１メタル配線４０の形成領域にのみ酸化膜１００が残されたパターニングがなされる。
【００２８】
つぎに、図１３に示すようにパターニングされた酸化膜１００をエッチングマスクとしてバリアメタル膜１７、導電膜１６およびバリアメタル膜１５をドライエッチングする。これにより、図１３に示すように第１メタル配線４０が形成される。その後、図１４に示すように、第１メタル配線４０を覆うように酸化膜などから成る層間絶縁膜１９を形成し、さらに該層間絶縁膜１９上に写真製版によりフォトレジスト２０を形成する。ここで、該フォトレジスト２０は、コンタクトプラグ１４に到達するヴィアホール２１および第１メタル配線４０に到達するヴィアホール２１′の形成領域に対応する部分に開口部を有するパターンにて形成する。
【００２９】
つぎに、図１５に示すようにフォトレジスト２０をエッチングマスクとして層間絶縁膜１９をドライエッチングして、ヴィアホール２１およびヴィアホール２１′の形成領域の層間絶縁膜１９を除去しヴィアホールを形成する。ここで、従来の製造方法では、コンタクトプラグ１４上と第１メタル配線４０上とでは、形成されるヴィアホールの深さが異なるため、コンタクトプラグ１４上と第１メタル配線４０上とに、同時にヴィアホールを形成することは困難である。
【００３０】
そこで、本発明においては、第１メタル配線４０上に酸化膜１００を形成している。ここで酸化膜１００は、層間絶縁膜１９よりもシリコン（Ｓｉ）の含有率を高くして、ヴィアホールを形成する際のドライエッチング工程における選択比を層間絶縁膜１９よりも高くしている。これにより、フォトレジスト２０をエッチングマスクとして層間絶縁膜１９をドライエッチングしてヴィアホールを形成する際に、第１メタル配線４０上ではエッチングレートが下がることになる。その結果、層間絶縁膜１９をエッチングしてヴィアホールを形成する際に、形成するヴィアホールの深さの差を吸収して、コンタクトプラグ１４上と第１メタル配線４０上とにおいて同時に深さの異なるヴィアホールを形成することができる。
【００３１】
そして、ドライエッチング後、フォトレジスト２０を除去する。これにより、図１６に示すようにコンタクトプラグ１４に到達するヴィアホール２１および第１メタル配線４０に到達するヴィアホール２１′を同時に形成することができる。
【００３２】
つぎに、図１７に示すように層間絶縁膜１９の上面、ヴィアホール２１およびヴィアホール２１′の内壁、すなわち内側面および底面に窒化チタン（ＴｉＮ）などを成膜してバリアメタル膜２２を形成する。そして、図１８に示すようにバリアメタル膜２２の上面、ヴィアホール２１およびヴィアホール２１′の内壁に、タングステン（Ｗ）などの導電膜２３を成膜する。この導電膜２３は、ヴィアホール２１およびヴィアホール２１′が確実に埋まるように、ヴィアホール２１およびヴィアホール２１′の上径の半分以上の膜厚で成膜する。
【００３３】
つぎに、図１９に示すように、ＣＭＰまたはエッチバックによりヴィアホール２１内およびヴィアホール２１′内の導電膜２３を残した状態で層間絶縁膜１９の上面に成膜された導電膜２３およびバリアメタル膜２２を除去する。これにより、バリアメタル膜２２を介してコンタクトプラグ１４に接続するヴィアプラグ２４、およびバリアメタル膜２２を介して第１メタル配線４０に接続するヴィアプラグ２４′を形成することができる。
【００３４】
つぎに、図２０に示すように層間絶縁膜１９、バリアメタル２２、ヴィアプラグ２４およびヴィアプラグ２４′の上面に窒化チタン（ＴｉＮ）などを成膜してバリアメタル膜２５を形成し、該バリアメタル膜２５上にアルミ銅（ＡｌＣｕ）などの導電膜２６を形成し、さらにその上に窒化チタン（ＴｉＮ）などを成膜してバリアメタル膜２７を形成する。
【００３５】
ついで、図２１に示すようにバリアメタル膜２７上に写真製版によりフォトレジスト２８を形成する。ここで、該フォトレジスト２８は、第２メタル配線５０の形成領域に対応する部分を覆い、それ以外の部分に開口部を有するパターンにて形成する。
【００３６】
つぎに、図２２に示すようにフォトレジスト２８をエッチングマスクとしてドライエッチングして、第２メタル配線５０の形成領域以外のバリアメタル膜２７、導電膜２６およびバリアメタル膜２５を除去する。そして、ドライエッチング後、フォトレジスト２８を除去する。これにより、図１に示すような半導体装置を作製することができる。
【００３７】
上述したように、本実施の形態にかかる半導体装置の製造方法においては、ゲート構造３０の不純物拡散領域８と第２メタル配線５０とを接続する場合に、第１メタル配線４０と第２メタル配線５０とをつなぐヴィアプラグ２４′と同時に形成したヴィアプラグ２４と、不純物拡散領域８に接続するコンタクトプラグ１４と、を第１メタル配線４０を介すことなく直接つなぐことが可能である。すなわち、ヴィアプラグ２４とコンタクトプラグ１４とを、第１メタル配線４０を介すことなく直接電気的に接続することが可能である。これにより、第２メタル配線５０と不純物拡散領域８とを容易に且つ確実に接続することができる。すなわち、第１メタル配線４０のデザインルールに起因して第２メタル配線５０と不純物拡散領域８とが接続できないという状況の発生を防止することができ、第１メタル配線４０のデザインルールによらず確実に第２メタル配線５０と不純物拡散領域８とを接続することが可能である。
【００３８】
すなわち、この半導体装置の製造方法によれば、多層配線の狭ピッチ化が進んだ場合においても、第１メタル配線４０のデザインルールによらず確実に第２メタル配線５０と不純物拡散領域８とを容易に且つ確実に接続することが可能である。したがって、この半導体装置の製造方法によれば、メタル配線全体のレイアウトが第１層メタル配線の最小デザインルールにより律速されることが無く、多層配線の狭ピッチ化が進んだ場合においても、メタル配線全体のレイアウトをより微細なパターンに対応させることができ、配線レイアウトの縮小が可能である。
【００３９】
したがって、本実施の形態にかかる半導体装置の製造方法によれば、多層配線の狭ピッチ化に対応可能な半導体装置を提供することができる。
【００４０】
また、この半導体装置の製造方法によれば、高価な製造装置やプロセスを使用する必要が無く、複雑なレイアウト設計も必要ないため、製造コストの増加を伴うことなく安価に半導体装置を製造することができる。そして、多層配線の狭ピッチ化が進んだ場合においても、メタル配線全体のレイアウトをより微細なパターンに対応させることが可能であるため、レイアウト面積を拡大させることなく、小型化された半導体装置を製造することができる。
【００４１】
なお、上記においては、多層配線として第１メタル配線４０と第２メタル配線５０とを有し、第２メタル配線５０と不純物拡散領域８とを電気的に接続する場合を例に説明したが、本発明はこれに限定されるものではなく、さらに多くの多層配線を有する場合に、メタル配線と不純物拡散領域８、またはメタル配線同士を電気的に接続する場合についても広く適用可能である。
【産業上の利用可能性】
【００４２】
以上のように、本発明にかかる半導体装置は、多層配線を有する半導体装置に有用であり、特に、多層配線が狭ピッチ化された半導体装置に適している。
【図面の簡単な説明】
【００４３】
【図１】本発明の実施の形態にかかる半導体装置の構成を示す断面図である。
【図２】本発明の実施の形態にかかる半導体装置の製造方法を説明する断面図である。
【図３】本発明の実施の形態にかかる半導体装置の製造方法を説明する断面図である。
【図４】本発明の実施の形態にかかる半導体装置の製造方法を説明する断面図である。
【図５】本発明の実施の形態にかかる半導体装置の製造方法を説明する断面図である。
【図６】本発明の実施の形態にかかる半導体装置の製造方法を説明する断面図である。
【図７】本発明の実施の形態にかかる半導体装置の製造方法を説明する断面図である。
【図８】本発明の実施の形態にかかる半導体装置の製造方法を説明する断面図である。
【図９】本発明の実施の形態にかかる半導体装置の製造方法を説明する断面図である。
【図１０】本発明の実施の形態にかかる半導体装置の製造方法を説明する断面図である。
【図１１】本発明の実施の形態にかかる半導体装置の製造方法を説明する断面図である。
【図１２】本発明の実施の形態にかかる半導体装置の製造方法を説明する断面図である。
【図１３】本発明の実施の形態にかかる半導体装置の製造方法を説明する断面図である。
【図１４】本発明の実施の形態にかかる半導体装置の製造方法を説明する断面図である。
【図１５】本発明の実施の形態にかかる半導体装置の製造方法を説明する断面図である。
【図１６】本発明の実施の形態にかかる半導体装置の製造方法を説明する断面図である。
【図１７】本発明の実施の形態にかかる半導体装置の製造方法を説明する断面図である。
【図１８】本発明の実施の形態にかかる半導体装置の製造方法を説明する断面図である。
【図１９】本発明の実施の形態にかかる半導体装置の製造方法を説明する断面図である。
【図２０】本発明の実施の形態にかかる半導体装置の製造方法を説明する断面図である。
【図２１】本発明の実施の形態にかかる半導体装置の製造方法を説明する断面図である。
【図２２】本発明の実施の形態にかかる半導体装置の製造方法を説明する断面図である。
【符号の説明】
【００４４】
１シリコン基板
２素子分離酸化膜
３ゲート酸化膜
４ポリシリコンから成るゲート電極
５タングステンシリサイド（ＷＳｉ）から成るゲート電極
６ハードマスク
７サイドウォール
８不純物拡散領域
９層間絶縁膜
１０フォトレジスト
１１コンタクトホール
１２バリアメタル膜
１３導電膜
１４コンタクトプラグ
１５バリアメタル膜
１６導電膜
１７バリアメタル膜
１８フォトレジスト
１９層間絶縁膜
２０フォトレジスト
２１ヴィアホール
２１′ ヴィアホール
２２バリアメタル膜
２３導電膜
２４ヴィアプラグ
２４′ ヴィアプラグ
２５バリアメタル膜
２６導電膜
２７バリアメタル膜
２８フォトレジスト
３０ゲート構造
１００酸化膜

【特許請求の範囲】
【請求項１】
半導体基板上に多層にわたって形成された配線層を有する半導体装置であって、
その厚み方向に隣り合わない配線層同士、または前記半導体基板と該半導体基板にその厚み方向に隣り合わない配線層とが、プラグにより直接、電気的に接続されていること
を特徴とする半導体装置。
【請求項２】
前記隣り合わない配線層の間に形成された配線層上に、該配線層を覆う層間絶縁膜層よりもエッチング選択比が高い層を有し、前記配線層と該配線層の上層の配線層とが前記層間絶縁膜層および前記層間絶縁膜層よりもエッチング選択比が高い層をその厚み方向に貫くプラグを介して電気的に接続されていること
を特徴とする請求項１に記載の半導体装置。
【請求項３】
前記層間絶縁膜層よりもエッチング選択比が高い層が、前記配線層よりもエッチング選択比が高いこと
を特徴とする請求項２に記載の半導体装置。
【請求項４】
半導体基板上に複数の第１配線層を形成する第１配線層形成工程と、
前記第１配線層を覆うように第１層間絶縁膜層を形成する第１層間絶縁層形成工程と、
前記第１層間絶縁膜層に、表面からその厚み方向に貫いて前記第１配線層に接続する複数の第１プラグを形成する第１プラグ形成工程と、
前記第１層間絶縁層上であって、前記第１プラグのうち一部の第１プラグの直上部に第２配線層を形成する第２配線層形成工程と、
前記第１層間絶縁膜層上に前記第２配線層を覆うように第２層間絶縁膜層を形成する第２層間絶縁膜層形成工程と、
前記第２層間絶縁膜層に、表面からその厚み方向に貫いて前記第２配線層に接続する第２プラグと、表面からその厚み方向に貫いて前記第１プラグに直接接続する第３プラグと、を同時に形成する第２および第３プラグ形成工程と、
前記第２層間絶縁膜層上であって、前記第２プラグおよび第３プラグの直上部に第３配線層を形成する第３配線形成工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項５】
前記第２配線層形成工程が、
前記第２配線層上に前記第２層間絶縁膜層よりもエッチング選択比の高い層を形成する工程をさらに含み、
前記第２および第３プラグ形成工程において、
前記第２層間絶縁膜層および前記エッチング選択比の高い層をエッチングすることにより前記第３のプラグを前記第２のプラグと同時に形成すること
を特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第２配線層形成工程が、
前記第１層間絶縁層上に第２配線層膜を成膜する工程と、
前記第２配線層膜上に、前記第２層間絶縁膜層と前記第２配線層膜とよりもエッチング選択比の高い膜を成膜する工程と、
前記エッチング選択比の高い膜をエッチングによりパターニングして前記第２層間絶縁膜層および前記第２配線層膜よりもエッチング選択比の高い層を形成する工程と、
前記エッチング選択比の高い層をエッチングマスクとして前記第２配線層膜をエッチングすることにより前記第２配線層を形成する工程と、
を含み、
前記第２および第３プラグ形成工程において、
前記第２層間絶縁膜層および前記エッチング選択比の高い層をエッチングすることにより前記第３のプラグを前記第２のプラグと同時に形成すること
を特徴とする請求項４に記載の半導体装置の製造方法。
【請求項７】
半導体基板上に不純物拡散層を含む半導体素子を形成する半導体素子工程と、
前記半導体素子を覆うように第１層間絶縁膜層を形成する第１層間絶縁膜層形成工程と、
前記第１層間絶縁膜層に、表面からその厚み方向に貫いて前記不純物拡散層に接続する複数の第１プラグを形成する第１プラグ形成工程と、
前記第１層間絶縁層上であって、前記第１プラグのうち一部の第１プラグの直上部に第１配線層を形成する第１配線層形成工程と、
前記第１層間絶縁膜層上に前記第１配線層を覆うように第２層間絶縁膜層を形成する第２層間絶縁膜層形成工程と、
前記第２層間絶縁膜層に、表面からその厚み方向に貫いて前記第１配線層に接続する第２プラグと、表面からその厚み方向に貫いて前記第１プラグに直接接続する第３プラグと、を同時に形成する第２および第３プラグ形成工程と、
前記第２層間絶縁膜層上であって、前記第２プラグおよび第３プラグの直上部に第２配線層を形成する第２配線層形成工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項８】
前記第１配線層形成工程が、
前記第１配線層上に前記第２層間絶縁膜層よりもエッチング選択比の高い層を形成する工程をさらに含み、
第２および第３プラグ形成工程において、
前記第２層間絶縁膜層および前記エッチング選択比の高い層をエッチングすることにより前記第３のプラグを前記第２のプラグと同時に形成すること
を特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第１配線層形成工程が、
前記第１層間絶縁層上に第１配線層膜を成膜する工程と、
前記第１配線層膜上に、前記第２層間絶縁膜層と前記第１配線層膜とよりもエッチング選択比の高い膜を成膜する工程と、
前記エッチング選択比の高い膜をエッチングによりパターニングして前記第２層間絶縁膜層および前記第１配線層膜よりもエッチング選択比の高い層を形成する工程と、
前記エッチング選択比の高い層をエッチングマスクとして前記第２配線層膜をエッチングすることにより前記第２配線層を形成する工程と、
を含み、
前記第２および第３プラグ形成工程において、
前記第２層間絶縁膜層および前記エッチング選択比の高い層をエッチングすることにより前記第３のプラグを前記第２のプラグと同時に形成すること
を特徴とする請求項７に記載の半導体装置の製造方法。

【図１】