【課題】Ａｌ膜の埋め込み性を向上させた半導体装置の製造方法、及び半導体装置の製造装置を提供するものである。
【解決手段】制御部は、ビアホールＶＨを有したシリコン基板Ｓの表面に金属膜ＢＭ１（Ｔｉ膜）と金属窒化膜ＢＭ２（ＴｉＮ膜）を被覆させ、金属窒化膜ＢＭ２に被覆されたビアホールＶＨの内部にＣＶＤ法を用いてＡｌ−ＣＶＤ膜Ｐ１を形成させた。そして、制御部は、Ａｌ−ＣＶＤ膜Ｐ１を埋め込む前に、ビアホールＶＨの底部に位置する金属窒化膜ＢＭ２の一部をスパッタし、ビアホールＶＨの底部の側壁に再付着窒化膜ＢＭｒを形成させた。 （もっと読む）

【課題】多層配線構造を備えた半導体装置において、配線溝底面におけるバリアメタル膜の消失を回避しつつ、ビアプラグ下端において下層配線パターンと確実なコンタクトを実現する。
【解決手段】配線溝およびビアホールの側壁面および底面を覆うようにバリアメタル膜をスパッタ法により堆積する際に、前記バリアメタル膜の堆積を、層間絶縁膜主面上における堆積速度がスパッタエッチング速度よりも大きくなる第１の条件で前記バリアメタル膜の堆積を行う第１のスパッタ工程と、前記層間絶縁膜主面上における堆積速度とスパッタエッチング速度がほぼ等しくなる第２の条件で前記バリアメタル膜の堆積を行う第２のスパッタ工程により、実行する。 （もっと読む）

【課題】タンタルからなるバリアメタル膜がダメージを抑制もしくは低減された低比誘電率層間絶縁膜に接して設けられているとともに、Ｔａバリアメタル膜およびこれに覆われた導電体の接続不良も抑制されている半導体装置を提供する。
【解決手段】半導体装置２６は、比誘電率が３以下の低比誘電率層間絶縁膜８、バリアメタル膜２１、導電体２２を具備する。低比誘電率層間絶縁膜８には、開口部１７，２０が形成されている。バリアメタル膜２１は、開口部１７，２０の内側を覆って設けられているとともに結晶構造が互いに異なるα−Ｔａおよびβ−Ｔａを含むタンタルの膜からなり、かつ、α−Ｔａとβ−Ｔａとの組成比が低比誘電率層間絶縁膜８に接する部分において１以上５以下となっている。導電体２２は、開口部１７，２０に形成されたバリアメタル膜２１上に形成されている。 （もっと読む）

【課題】バリア膜の構造を工夫することで、銅配線と絶縁膜との密着性を向上させることを可能とする。
【解決手段】基板１１上の第１絶縁膜１２に形成された第１配線１７を被覆する第２絶縁膜２１と、前記第２絶縁膜２１に形成された配線溝２５と、前記配線溝２５の底部の前記第２絶縁膜２１に形成されたもので前記第１配線１７に通じる接続孔２６と、前記接続孔２６底部を除く前記配線溝２５と接続孔２６との内面に形成された第１バリア膜３１と、前記接続孔２６底部の前記第１絶縁膜１２上に形成された第２バリア膜３４と、前記第１バリア膜３１および第２バリア膜を３４介して前記配線溝２５および前記接続孔２６に埋め込まれた第２配線３５（含むプラグ３６）とを備えたことを特徴とする。 （もっと読む）

【要 約】
【課題】コンタクトホールやヴィアホールの導通抵抗を低下させる。
【解決手段】ターゲット２０と成膜対象物１７の間の空間をアノード電極４で取り囲み、アノード電極４に印加する正電圧と、成膜対象物１７に印加する負電圧とを制御し浅穴の底面の堆積速度がエッチング速度よりも大きい状態を維持しながら、深穴の底面では、エッチング速度を堆積速度以上の大きさにする。深穴底面にバリア膜を形成せずに、浅穴底面、及び深穴と浅穴の側面にバリア膜を形成することができるので、銅配線膜が深穴底面下の導電性物質と直接接触でき、導通抵抗が低下する。 （もっと読む）

【課題】 構造底部のバリア材料厚と比べると、構造側壁においてより厚いバリア材料被覆範囲を有する相互接続構造体、及び、そのような相互接続構造体を製造する方法を提供すること。
【解決手段】 構造底部のバリア材料厚と比べると、構造側壁においてより厚いバリア材料被覆範囲を有する相互接続構造体、及び、そのような相互接続構造体を製造する方法が提供される。本発明の相互接続構造体は、従来のＰＶＤプロセス、従来のイオン化プラズマ堆積、ＣＶＤ、又はＡＬＤによってバリア材料が形成される従来技術の相互接続構造体と比べると、半導体業界のための改善された技術拡張性を有する。本発明によると、構造底部のバリア材料厚（ｈ_ｔ）より厚い、構造側壁のバリア材料厚（ｗ_ｔ）を有する相互接続構造体が提供される。すなわち、本発明の相互接続構造体において、ｗ_ｔ／ｈ_ｔ比は、１００％に等しいか又はそれより大きい。 （もっと読む）

【課題】オーバハング部分を生ぜしめることなく凹部の内壁面に十分な厚さのシード膜やバリヤ層等の薄膜を形成することができる成膜方法を提供する。
【解決手段】真空引き可能になされた処理容器２４内でプラズマにより金属ターゲット７０をイオン化させて金属イオンを発生させ、前記金属イオンを前記処理容器内の載置台３４上に載置した表面に凹部２，４を有する被処理体へバイアス電力により引き込んで前記凹部内を含む前記被処理体の表面に薄膜を形成するようにした成膜方法において、前記バイアス電力を、前記被処理体の表面が実質的にスパッタされない領域下にて変化させるようにする。これにより、オーバハング部分を生ぜしめることなく凹部の内壁面に十分な厚さのシード膜やバリヤ層等の薄膜を形成する。 （もっと読む）

【課題】本発明は、小さなトレンチ中で拡大されたＣｕ結晶粒を得るための方法に関する。更には、半導体装置に使用される狭いトレンチおよび／またはビア中に電気化学的に堆積された銅中で、拡大された銅結晶粒を形成する方法、またはスーパー第２結晶粒成長を誘起する方法に関する。
【解決手段】再結晶した電気化学的に堆積された銅（ＥＣＤ−Ｃｕ）により充填された、少なくとも１つのトレンチおよび／または少なくとも１つのビアを含む半導体装置において、再結晶したＥＣＤ−Ｃｕの少なくとも８０％、８５％、９０％、９１％、または９２％が、[１００]方位で、少なくとも１０ミクロンの寸法を有する銅結晶粒からなる。 （もっと読む）

【課題】メッキ処理を用いることなくプラズマスパッタだけで微細な凹部を金属によりボイドを発生させることなく埋め込むことができる成膜方法を提供する。
【解決手段】処理容器２４内でプラズマにより金属ターゲット７０をイオン化させて金属イオンを含む金属粒子を載置台３４上に載置した被処理体Ｗにバイアス電力により引き込んで凹部４を埋め込むようにした成膜方法において、バイアス電力を、被処理体の金属ターゲットに対する対向面に関して、金属粒子による成膜レートとプラズマガスによるスパッタエッチングのエッチングレートとが略均衡するような状態になるように設定して凹部内に金属膜を形成する成膜工程と、金属粒子の供給を停止した状態で被処理体を金属膜の表面拡散が生ずる所定の温度範囲に加熱維持することにより金属膜の原子を凹部の底部に向けて移動させる拡散工程とを交互に複数回繰り返す。 （もっと読む）

【課題】ＭＩＭキャパシタ構造の絶縁膜の静電破壊の原因となる上部電極膜への電荷蓄積を抑制できるキャパシタ構造の製造方法を提供する。
【解決手段】キャパシタ構造の製造方法は、基板１０上に下部電極膜７１を形成する工程と、下部電極膜７１上に絶縁膜７２を形成する工程と、アースされた導電性部材であるクランプリング８１を絶縁膜７２の外周近傍の所定領域に接触させる工程と、スパッタ法によって絶縁膜７２上、及び、絶縁膜７２上とクランプリング８１とを繋ぐ領域に上部電極膜７３を形成する工程と、絶縁膜７２からクランプリング８１を引き離す工程と有する。このようにして、上部電極膜７３を形成する際に、上部電極膜７３に電子が到達し難くしているので、上部電極膜７３に蓄積された電荷を原因とする絶縁膜７２の静電破壊の発生率を低下させることができる。 （もっと読む）

【課題】配線と配線を接続する接続部のバリア膜の構造を最適化し、エレクトロマイグレーション特性を向上させる。
【解決手段】半導体基板上の第１層配線Ｍ１上に形成された層間絶縁膜ＴＨ２中に配線溝ＨＭ２およびコンタクトホールＣ２を形成した後、これらの内部にバリア膜ＰＭ２ａを、コンタクトホールＣ２の底部の全周に渡ってコンタクトホールＣ２の底部の中央部から側壁に向かってその膜厚が増加するよう形成し、このバリア膜ＰＭ２ａ上に銅膜（ＰＭ２ｂ、ＰＭ２ｃ）を形成した後、ＣＭＰ法により研磨することにより第２層配線Ｍ２と接続部（プラグ）Ｐ２を形成する。その結果、接続部（プラグ）Ｐ２を介して第２層配線Ｍ２から第１層配線Ｍ１へ流れる電流の幾何学的な最短経路と、電気的に抵抗が最小となるバリア膜ＰＭ２ａの薄い部分が一致せず、電流経路を分散することができ、電子の集中を起こりにくくできる。 （もっと読む）

【課題】 Ｌｏｗ−ｋ絶縁膜のエッチング時の表面荒れを抑制する。
【解決手段】 下層側のＣｕ配線が形成された層、ＳｉＣ膜１およびＳｉＯＣ膜２の積層構造に対し、ＳｉＯＣ膜２をエッチングしてＳｉＣ膜１に達するビアホール用の開口部５を形成し、開口部５に連通する配線溝６ａ，６ｂを形成した後に、その開口部５の底のＳｉＣ膜１をエッチングしてビアホールを形成する際に、そのビアホールおよび配線溝６ａ，６ｂの表面にエッチング生成物の堆積膜を形成する。この堆積膜によってビアホールおよび配線溝６ａ，６ｂが形成されたＳｉＯＣ膜２のエッチングプラズマに晒された表面を平坦化する。その後は、Ｔａ膜の形成、メッキＣｕの埋め込みを行ってビアおよび上層側のＣｕ配線を形成する。 （もっと読む）

【課題】
強誘電体キャパシタ上部にＷプラグを採用することにより生じた上部電極コンタクト周辺の新たな問題を解決する。
【解決手段】
半導体装置は、半導体基板と、前記半導体基板に形成され、絶縁ゲートとその両側のソース／ドレインを有するＭＯＳトランジスタと、前記半導体基板上方に形成され、下部電極、強誘電体層、上部電極を有する強誘電体キャパシタと、前記上部電極上に形成され、上部電極の厚さの1／２以下の厚さを有し、水素耐性のある金属膜と、前記強誘電体キャパシタと金属膜を埋め込む層間絶縁膜と、前記層間絶縁膜を貫通し、前記金属膜に達し、導電性グルー膜とタングステン体とを含む導電性プラグと、前記層間絶縁膜上に形成され、前記導電性プラグに接続されたアルミ配線と、を有する。 （もっと読む）

【課題】ボイド等を生ずることなく被処理体の凹部を埋め込むことができ、しかもメッキ処理の負担を軽くして、表面の研磨処理の負担も軽減することができる成膜方法を提供する。
【解決手段】真空引き可能になされた処理容器１４内でプラズマにより金属ターゲット５６をイオン化させて金属イオンを発生させ、金属イオンを処理容器内の載置台２０上に載置した被処理体Ｓにバイアス電力により引き込んで凹部２が形成されている被処理体に金属膜７４を堆積させて凹部を埋め込むようにした成膜方法において、バイアス電力を、被処理体の金属ターゲットに対する対向面に関して、金属イオンに対する引き込みによる成膜レートとプラズマガスによるスパッタエッチングのエッチングレートとが略均衡するような状態になるように設定して成膜処理を行う。これにより、ボイド等を生ずることなく被処理体の凹部を埋め込むことができる。 （もっと読む）

【課題】 ボイドの移動経路となるバウンダリーが顕著に低減されるため、ＳＩＶ不良の発生を効果的に抑制することができ、信頼性の高い半導体装置を提供する。
【解決手段】 相対的に広幅の第２銅配線１１０，１２６の上面において、銅のグレインが数１０μｍ程度と非常に大きい。第２銅配線１１０，１２６の配線幅は０．３μｍ〜数１０μｍ程度であるので、第２銅配線１１０，１２６の上面において配線幅方向のバウンダリーが顕著に低減され、第２銅配線１１０，１２６とビア１１３との接続部分にボイドが集中・合一して大きなボイドが形成されることを抑制することができ、ＳＩＶの発生が効果的に抑制される。相対的に狭幅の第１銅配線１１１，１２７の面方位はＥＭ耐性を向上させるために主にＣｕ（１１１）であり、相対的に広幅の第２銅配線１１０，１２６の面方位はＳＩＶ耐性を向上させるために主にＣｕ（２００）である。 （もっと読む）

ｉＰＶＤシステム（２００）は、真空チャンバー（３０）内で突出部（１４）を最小化または除去しながら、フィールド（１０）と底部（１５）被覆と比較して側壁（１６）被覆性を向上させる処理を用いて、障壁層材料（９１２）のような均一な材料を半導体基板（２１）上の高いアスペクト比のナノサイズの開口部（１１）に蒸着するために調整される。そのｉＰＶＤシステム（２００）は、そのターゲットから材料をスパッタするために、低いターゲットパワーと５０ｍＴより高い圧力で動作される。ＲＦエネルギーは、高密度プラズマを生成するそのチャンバーに連結される。小さなＲＦバイアス（数ボルト未満）は、特に、底部における被覆性を高めることを助けるために印加されることができる。
（もっと読む）

【課題】低抵抗且つ高バリア性を有するバリアメタルを提供する。
【解決手段】バリアメタル２０₁ が、配線溝１６の底面及び側壁の表面に沿って形成された膜厚１６ｎｍのＴａＮ_0.87膜３１と、ＴａＮ_0.87膜上に形成され、配線溝１６に埋め込み形成されたＣｕダマシン配線１７に接する膜厚４ｎｍのＴａＮ_1.19膜３２とから構成されている。 （もっと読む）