電子デバイス製造プロセスは、下部電極層を堆積する段階を含む。次いで、電子デバイスが下部電極層上に製造される。下部電極層をパターニングする段階は電子デバイスを製造する段階後に、上部電極をパターニングする段階とは個別のプロセスで実施される。第１誘電体層は次いで、電子デバイスおよび下部電極層上に堆積され、上部電極層がそれに続く。上部電極は次いで、下部電極とは別のプロセスでパターン化される。上部および下部電極の別々のパターニングにより、電子デバイス間の誘電体材料におけるボイドが減少することによって収率が向上する。その製造プロセスが適切な１つの電子デバイスが、磁気トンネル接合（MTJ）である。
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【課題】 埋め込み配線を形成する時に、埋め込み不良が生じにくい半導体装置の製造方法を提供する。
【解決手段】
（ａ）コンタクトプラグ２５を有する第１層間絶縁膜２４上に第２層間絶縁膜２７を積層する工程と、（ｂ）前記第２層間絶縁膜２７に前記コンタクトプラグ２５の上面を露出するトレンチ２８ａを形成する工程と、（ｃ）前記トレンチ２８ａ内で、開口端側に空間部を形成し、前記コンタクトプラグ側に、レジスト２９ｃを埋め込む工程と、（ｄ）等方性エッチングにより、前記第２層間絶縁膜２７ｂのうち前記トレンチ２８ａの空間部で挟まれる前記第２層間絶縁膜２７ｂ部分の側壁を側方に後退させて、前記トレンチ２８ａの開口端側の幅よりも開口端側の幅が大きな加工トレンチ２８ｂを形成する工程と、（ｅ）前記レジスト２９ｃを除去し、前記加工トレンチ２８ｂ内に配線金属層を埋め込む工程と、を含むことを特徴とする半導体装置の製造方法。 （もっと読む）

【課題】３Ｄピラートランジスタにおいて、ゲートコンタクトとシリコン基板との間のショートを抑制した半導体装置及びその製造方法を得るという課題があった。
【解決手段】半導体からなる基板１と、一面１ａから突出され、前記半導体からなる第１の突出部２と、一面１ａに設けられた溝部１ｃに充填された第１の絶縁体３と、第１の突出部２に隣接して一面３ａから突出され、第１の絶縁体３からなる第２の突出部４と、第１の突出部２の側面を覆うゲート絶縁膜５と、ゲート絶縁膜５を覆うゲート電極６と、第１の突出部２に設けられた上部拡散層１３と、下部拡散層１４と、第２の突出部４の側面を覆うとともにゲート電極６に接続された連結電極６０と、第１の突出部２及び第２の突出部４を覆う層間絶縁膜と、前記層間絶縁膜を貫通して連結電極６０に接するゲートコンタクト１０と、を有する半導体装置及びその製造方法を用いることにより、上記課題を解決できる。 （もっと読む）

【課題】縦型ＭＯＳトランジスタを備えた半導体装置を形成する際のゲート電極とコンタクトプラグとの短絡を防止することが可能な半導体装置及びその製造方法を提供する。
【解決手段】本発明の半導体装置の製造方法は、前記半導体基板上にシリコン窒化膜（ＳｉＮ膜）からなるマスク窒化膜のパターンを形成したのちに、溝および半導体ピラーを前記半導体基板に形成する第一工程と、前記マスク窒化膜を残存させたまま、前記溝を覆うゲート絶縁膜を形成したのちに前記半導体ピラーよりも低い高さのゲート電極を形成する第二工程と、前記溝を覆うように、シリコン酸窒化膜（ＳｉＯＮ膜）からなるライナー膜を形成したのちに、前記ライナー膜上を覆い、かつ、前記溝内を充填するように層間膜（ＳＯＤ膜）を形成する第三工程と、前記マスク窒化膜をエッチングにより選択的に除去する第四工程と、を採用する。 （もっと読む）

【課題】積層される半導体ウェハにより、量産性向上、コスト低減を図った、固体撮像装置等の半導体装置とその製造方法を提供する。
【解決手段】半製品状態の回路を備えた半導体ウェハ３１，４５を複数積層して貼り合わせ、複数の半導体ウェハ３１，４５からなる積層体を形成し、積層体のうち、上層の半導体ウェハ３１の半導体層を薄肉化する。また、上層の半導体ウェハ３１側から最下層の半導体ウェハ４５に形成された配線に達する貫通開口部７７を形成し、最下層の半導体ウェハ４５に形成された配線を露出させることにより電極パッド部７８を形成する。これにより、貫通開口部７７は、半導体ウェハ３１，４５の脆弱な接合面を貫通して形成され、電極パッド部７８は、脆弱な接合面よりも下層の半導体ウェハ４５の配線において形成される。これにより、電極パッド部７８における外部配線との配線時に、脆弱な接合面に係る応力を低減することができる。 （もっと読む）

【課題】本発明は、埋込みビットラインの抵抗を減少させ高速動作に有利な半導体装置の製造方法を提供する。
【解決手段】本発明の半導体装置の製造方法は、ハードマスク膜をバリアとして半導体基板をエッチングし、複数の活性領域を画定するトレンチを形成するステップと、ハードマスク膜が突出部となるように前記トレンチ内部を一部ギャップフィルするギャップフィル膜を形成するステップと、突出部の両側側壁を覆うスペーサを形成するステップと、ドープドエッチング障壁膜をエッチングバリアとしてスペーサのうち何れか１つのスペーサを除去するステップと、残留するスペーサをエッチングバリアとして前記ギャップフィル膜をエッチングし、活性領域の一側側壁を露出させる側壁トレンチを形成するステップと、を含む。 （もっと読む）

【課題】本発明は、高速動作を具現することができる埋込型ビットラインを備える半導体装置、およびその製造方法を提供する。
【解決手段】このための本発明の半導体装置は、トレンチを備える基板と、前記基板内に形成され前記トレンチ側壁に接する金属シリサイド膜と前記トレンチ側壁に形成され前記金属シリサイド膜と接する金属性膜からなる埋込型ビットラインとを備えており、上述した本発明によれば、金属シリサイド膜と金属性膜からなる埋込型ビットラインを提供することによって、従来のシリコン配線形態の埋込型ビットラインに比べて、その抵抗値を顕著に減少させることができるという効果がある。 （もっと読む）

半導体素子（例えば、フリップチップ）は、介在層によってドレインコンタクトから分離されたサブストレートを含む。前記介在層を通じて延びる前記素子の動作時において、トレンチ状のフィードスルー要素を用いて、前記ドレインコンタクトおよび前記サブストレートを電気的に接続する。 （もっと読む）

【課題】 デュアルダマシン法を用いて銅の埋め込み配線および接続プラグを形成するとき、接続プラグ中のボイド発生を防止する。
【解決手段】 Ｌｏｗ−ｋ膜１３、１５、ＥＬＫ膜１４、ＴＥＯＳ膜１６からなる層間絶縁膜にプラグとなる接続孔１９ａを形成した後、酸素プラズマ処理を行って変質層２０を形成し、この層を薬液処理により選択的に除去すると、ＥＬＫ膜１４が多孔質であることに起因してその側壁２１にＬｏｗ−ｋ膜１３、１５などより大きい角度のテーパーが形成される。次に配線埋め込み用の溝の底面がＥＬＫ膜１４中にくるように形成して、プラグ開口の入口が広がる形状にした後、銅膜を埋め込む。 （もっと読む）

【課題】ＳＲＡＭのメモリセルの面積を減少させる。
【解決手段】半導体装置は、基板上のメモリセル領域内に設けられた第１活性領域と、第１活性領域と素子分離により分離され、第１活性領域内よりもメモリセル領域の中心に近い位置に設けられた第２活性領域と、第１活性領域を横断する第１ゲート電極と、第１ゲート電極と離間し、第１活性領域および第２活性領域を横断する第２ゲート電極と、第１活性領域で、第１ゲート電極と第２ゲート電極との間の第１ドレイン部と、第２活性領域で、第２ゲート電極の第１ドレイン部側の第２ドレイン部と、第１ドレイン部と第２ドレイン部とを接続する第１配線と、第１ゲート電極および第２ゲート電極と離間し、端部が第１ゲート電極の第２活性領域側の端部と対向する第３ゲート電極と、第２ドレイン部と第３ゲート電極とを接続する第２配線とを備え、第３ゲート電極の上面と第２配線の上面はほぼ同じ高さに形成されている。 （もっと読む）

【課題】ＭＩＰＳ構造を採るメタル膜とコンタクトプラグとの界面抵抗を低減できるようにする。
【解決手段】まず、半導体基板１の上に、ゲート絶縁膜３を形成し、形成したゲート絶縁膜３の上に、ＴｉＮ膜４及びポリシリコン膜５を順次形成する。続いて、ポリシリコン膜５にＴｉＮ膜４を露出するコンタクトホール５ａを形成する。続いて、ポリシリコン膜５における第１のコンタクトホール５ａの少なくとも底面及び壁面上に金属膜７を形成する。 （もっと読む）

【課題】側壁転写プロセスにより複数層に形成された配線層を有する電子部品を簡便且つ安価な方法で得ること。
【解決手段】パターン２７の側壁に沿った閉ループを有する側壁膜３０を形成し、このパターン２７を除去して前記側壁膜３０を残存させた後この側壁膜３０をマスクとして下地材料を選択的に除去する側壁転写プロセスを用いて下層配線層２１を形成する第１の工程と、前記下層配線層２１の上層に、前記側壁転写プロセスを用いて１層以上の上層配線層４１，５１を他の層２２，２３，２４，４２，４３，４４を介して形成する第２の工程と、前記下層配線層２１および前記上層配線層４１，５１のそれぞれを切断するエッチングを一括で行うことにより、前記下層配線層２１と前記上層配線層４１，５１に対して閉ループカットを施す第３の工程と、を含む。 （もっと読む）

【課題】導電ビア（ＴＳＶ）に接続されるウェハ背部の相互接続構造を有する集積回路構造を提供する。
【解決手段】集積回路構造は、正面と背面を有する半導体基板と、半導体基板を貫通する導電ビアと、半導体基板の背面上の金属構造と、を備える。金属構造は、導電ビアを被覆して、接触する金属パッド、及び、導電ビア上の金属線を含む。金属線は、デュアルダマシン構造を含む。集積回路構造は、更に、金属線上のバンプを具備する。 （もっと読む）

【課題】レーザートリミング加工を行うヒューズ素子を有する半導体集積回路装置の信頼性を向上させる。
【解決手段】隣り合うヒューズ素子に接続する第１層目のアルミニウム配線間のスペース幅を第１層目の金属間絶縁膜の側壁厚さの２倍未満とすることで、吸湿性のＳＯＧの露出を防止する。また、第１層目のアルミニウム配線側面にサイドスペーサーを設けることでより一層の信頼性向上を図る。 （もっと読む）

【課題】３次元半導体メモリ装置及びその製造方法を提供する。
【解決手段】本装置は、積層された導電パターン、導電パターンを貫通する活性パターン及び導電パターンと活性パターンとの間に介在される情報貯蔵膜を含む少なくとも１つのメモリ構造体を含み、活性パターンは積層された下部及び上部貫通ホールを各々満たす下部及び上部半導体パターンを含むことができる。１つのメモリ構造体を構成する情報貯蔵膜は同一の工程段階を利用して実質的に同時に形成され、１つのメモリ構造体を構成する下部及び上部貫通ホールは互いに異なる工程段階を利用して順に形成され得る。 （もっと読む）

【課題】ＳＷＰにおいて、側壁部の形状の対称性を高め、被エッチング膜をエッチングするときの加工精度を向上させることができるマスクパターンの形成方法を提供する。
【解決手段】基板上の被エッチング膜の上に形成されたシリコン膜よりなる第１のライン部が配列したシリコン膜パターンの表面を等方的に被覆するように、カーボン膜を成膜する成膜工程Ｓ１８と、カーボン膜を第１のライン部の上部から除去すると共に、第１のライン部の側壁部として残存するように、カーボン膜をエッチバックするエッチバック工程Ｓ１９と、第１のライン部を除去し、側壁部が配列したマスクパターンを形成するシリコン膜除去工程Ｓ２０とを有する。 （もっと読む）

【課題】安定して配線と抵抗体薄膜との接触が可能な接続構造をもつ薄膜抵抗素子を実現する。
【解決手段】互いに離間する２つの電極配線（３Ａ,３Ｂ）に、抵抗体薄膜５を接続させている。２つの電極配線の各々が、主配線部３ｍと、当該主配線部３ｍのコア配線部３ｃより酸化されにくい導電材料で側面に形成されている側壁導電膜３ｓとを有する。抵抗体薄膜５は、２つの電極配線の各々に対して、側壁導電膜３ｓを介して電気的に接続している。 （もっと読む）

【課題】２回のリソグラフィ工程によるＳＡＤＰ法（Self Align Double Patterning）を用いて、第１配線パターン形成領域には解像限界未満のパターンを含む第１配線パターンを形成し、第２配線パターン形成領域には解像限界以上の通常パターンからなる第２配線パターンを簡便に形成する方法を提供する。
【解決手段】解像限界未満の寸法を有する複数の配線を含む第１配線パターンを、第１リソグラフィ工程と第１リソグラフィ工程の後に実施される第２リソグラフィ工程を用いて形成し、第１のリソグラフィ工程で形成されたパターンに対してのみサイドウォールの形成および除去処理を行い、その後、解像限界以上のパターンを生成する第２リソグラフィ工程を実施する。第２のリソグラフィ工程で形成される解像限界以上の通常パターンに対しては、単純なリソグラフィ工程とすることが可能となる。 （もっと読む）

【課題】本発明は、収納容器に半導体ウエハを長期間保管しても、パッド部にフッ化物などの汚染物質が付着することを防止できる半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、スクライブライン及びスクライブラインの内側に位置する製品チップ領域を有する半導体ウエハ上に絶縁膜を形成する工程（Ｓ１２）と、製品チップ領域上に位置する第１のパッド部及びスクライブライン上に形成された評価用素子に接続された第２のパッド部を絶縁膜上に形成する工程８（Ｓ１３）と、絶縁膜上、第１及び第２のパッド部の上にパッシベーション膜を形成する工程（Ｓ１４）と、半導体ウエハを、収納容器に保管する工程（Ｓ１５）と、収納容器から半導体ウエハを取り出し、パッシベーション膜をエッチングすることにより、パッシベーション膜に第１のパッド上に位置する開口部を形成する工程（Ｓ１７）とを具備することを特徴とする。 （もっと読む）

【課題】同一の半導体基板上に、高性能な低電圧ＭＩＳＦＥＴ、高信頼なＭＯＮＯＳ型不揮発性メモリおよび高電圧ＭＩＳＦＥＴを形成する。
【解決手段】ロジック回路などに使用される低電圧ＭＩＳＦＥＴの形成領域において、キャップ酸化膜をマスクにすることによってダミーゲート電極上にシリサイドが形成されるのを防ぎ、ダマシンプロセスを用いて低電圧ＭＩＳＦＥＴのゲートをｈｉｇｈ−ｋ膜１８およびメタルゲート電極２０で形成する際の形成工程を簡略化する。また、ダミーゲート電極除去時のＲＩＥによりダメージを受けたゲート絶縁膜を一旦除去し、新たにゲート酸化膜１７を形成することで素子の信頼性を確保する。 （もっと読む）