【課題】一列配置されるビット線コンタクトＣＢの形成予定領域におけるボイドの発生を回避する。
【解決手段】半導体チップ１００上に搭載され、ビット線ＢＬと、ビット線に直交するソース線ＳＬ及びワード線ＷＬを備える半導体記憶装置において、ビット線方向に配列されたワード線の両端部に隣接して、ワード線に平行に配列されるビット線側選択ゲート線ＳＧＤ及びソース線側選択ゲート線ＳＧＳと、ビット線とワード線の交差部に配置されるメモリセルトランジスタＭＴ及びビット線と選択ゲート線の交差部に配置される選択ゲートトランジスタＳＴと、ビット線側選択ゲート線間においてワード線方向に配置されるビット線コンタクトＣＢと、ソース線側選択ゲート線間においてワード線方向に配置されるソース線コンタクトＣＳとを備え、ビット線側選択ゲート線間の間隔Ｌ１が、ソース線側選択ゲート線間の間隔Ｌ２よりも大きい半導体記憶装置。 （もっと読む）

【課題】 ドライエッチングにより半導体基板やポリシリコン層に生じるダメージ層を効果的に除去して、寄生抵抗や接合リークが低減された半導体装置の製造方法を提供する。
【解決手段】 半導体装置の製造方法は、半導体基板上に絶縁膜を形成する工程と、前記絶縁膜を、ドライ工程によりエッチングする工程と、前記エッチングにより前記半導体基板上に生じたダメージ層を、熱分解した原子状の水素により、所定の温度下で除去する工程とを含む。 （もっと読む）

【課題】接続孔の直径を小さくしても、接続孔に埋め込まれたプラグと、プラグ上の配線との接触抵抗を低くする。
【解決手段】第１の導電層４上に、絶縁膜８を形成し、絶縁膜８に、第１の導電層４上に位置する接続孔８ｃを形成する。接続孔８ｃの中及び絶縁膜上に導電膜を形成し、さらに、絶縁膜８ａ上に位置する導電膜をＣＭＰ法で除去することにより、接続孔８ｃに導電体９を埋め込む。接続孔８ｃに埋め込まれた導電体９の表層を、不活性イオンを用いたスパッタエッチングにより除去し、その後、絶縁膜８上に、導電体９に接続する第２の導電層１０ａを形成する。 （もっと読む）

【課題】絶縁膜の平坦性を向上させるとともに、生産性を向上させ、製造コストを抑えることが可能な半導体装置の製造方法および半導体装置を提供する。
【解決手段】基板１１上に設けられたサイドウォール１５を備えたゲート電極１２による段差を有する基板１１上に下地絶縁膜１８を形成する第１工程と、段差下部よりも段差上部を覆う下地絶縁膜１８上に成膜される膜の成長が抑制されるように、段差上部を覆う下地絶縁膜１８に選択的に表面処理を行う第２工程と、表面処理が施された下地絶縁膜１８上に、絶縁膜１９を形成する第３工程とを有することを特徴とする半導体装置の製造方法およびこれによって得られる半導体装置である。 （もっと読む）

【課題】コンタクト間のショートが効果的に防止され、微細化に対応可能な半導体装置およびその製造方法を得る。
【解決手段】半導体基板上に絶縁膜を介して複数の積層ゲート電極を形成するゲート電極形成工程と、前記積層ゲート電極の伸長方向の側面にサイドウォールを形成するサイドウォール形成工程と、前記半導体基板上に前記積層ゲート電極およびサイドウォールを覆う絶縁層を形成する絶縁層形成工程と、前記複数の積層ゲート電極間の前記絶縁層を選択的にエッチング除去してライン状のコンタクト用溝を形成するコンタクト用溝形成工程と、 前記コンタクト用溝に導電性材料を埋め込むことによりライン状のコンタクトプラグを形成するコンタクトプラグ形成工程と、前記コンタクトプラグをその長手方向で分断して、互いに電気的に分離されたコンタクトを形成するコンタクト形成工程と、を含む。 （もっと読む）

【課題】 微細化された半導体装置において、半導体素子相互間及び配線相互間に層間絶縁膜が十分に埋め込む。
【解決手段】半導体基板１に形成された半導体素子と、半導体素子上及び半導体基板１上に位置し、下地膜としての第１の絶縁膜９ａと、第１の絶縁膜９ａ上に位置し、Ｏ_３とＴＥＯＳを反応させるＣＶＤ法により形成された第２の絶縁膜９ｂと、第２の絶縁膜９ｂ上に位置し、プラズマＣＶＤ法により形成され、表面がＣＭＰ法により平坦化された第３の絶縁膜９ｃと、第１乃至第３の絶縁膜に形成され、半導体素子上に位置する接続孔１０ａ，１０ｂと、接続孔１０ａ，１０ｂに埋め込まれた導電体１１ａ，１１ｂと、第３の絶縁膜９ｃ上に形成され、導電体１１ａ，１１ｂを介して半導体素子に接続する配線１２ａ，１２ｂとを具備する。 （もっと読む）

【課題】ランディングプラグコンタクトとストレージノードコンタクトとの間の不整合を防止し、接触抵抗を改善することができる半導体素子のストレージノードコンタクトの形成方法を提供すること。
【解決手段】複数のゲート２３とソース／ドレーン領域２５が形成された半導体基板２１のゲート間に酸化膜２６とランディングプラグコンタクトを形成するステップと、ランディングプラグコンタクト及びゲートを含んだ半導体基板の全面上に層間絶縁膜２９を形成するステップと、層間絶縁膜をエッチングしてランディングプラグコンタクトを露出させる第１ストレージノードコンタクトホールを形成するステップと、露出されたランディングプラグコンタクトと酸化膜を除去し、第２ストレージノードコンタクトホールを形成するステップと、第２ストレージノードコンタクトホール内にポリシリコンを埋め込んでストレージノードコンタクト３０を形成するステップとを含む。 （もっと読む）

【課題】 本発明は半導体装置の製造工程において、レジストなどのマスクパターンを用いる際に発生する反応生成物等のレジスト等への不均一な付着によるパターン形状等の不良を生じさせず、また、寸法精度が良好な微細パターンの形成方法を提供することを目的とする。
【解決手段】 パターン形成方法を含む半導体装置の製造方法として、第１の薄膜の側壁に第２の薄膜を形成し、その側壁に形成された第２の薄膜の先端部が不均一にならないように、平坦化法により、精度良くエッチバックして揃える。 （もっと読む）

【課題】 高抵抗素子を、半導体基板内の不純物拡散層を用いて形成することにより、サリサイドプロセスにおいても、構造的に、高抵抗素子部におけるシリサイド膜の形成を防止し、工程数を増大させることなく、高抵抗素子の形成を可能とする。
【解決手段】 シリコン基板１１ａの上の素子領域にゲート絶縁膜１２ａを介してポリシリコン配線１２層を形成し、このポリシリコン配線１２層の上から、不純物を拡散してポリシリコン配線１２層の抵抗値を調整すると共に、このポリシリコン配線１２層をマスクとしてシリコン基板１１ａ上の素子領域内において、ポリシリコン配線１２層に隣接する領域に不純物を拡散させＮ型不純物層１１ｃを形成してこれを高抵抗素子とし、この高抵抗素子つまりＮ型不純物層１１ｃの上にＳｉＮ膜１４からなる絶縁膜を配置して、この上から、サリサイドを施して、ポリシリコン配線１２の上にシリサイド膜１７を形成することにより得られる。 （もっと読む）

【課題】
酸化シリコン層、窒化シリコン層の積層ライナを備えたＳＴＩを有し、帯電を低減できる半導体装置およびその製造方法を提供する。
【解決手段】
半導体装置は、シリコン基板と、前記シリコン基板の表面から下方に向かって形成され、前記シリコン基板の表面に活性領域を画定するトレンチと、前記トレンチの内壁を覆う酸化シリコン層の第１ライナ層と、前記第１ライナ層の上に形成された窒化シリコン層の第２ライナ層と、前記第２ライナ層の上に形成され、前記トレンチを埋める絶縁物の素子分離領域と、前記活性領域に形成されたｐチャネルＭＯＳトランジスタと、前記ｐチャネルＭＯＳトランジスタを覆って，前記シリコン基板上方に形成され，紫外光遮蔽能を有さない窒化シリコン層のコンタクトエッチストッパ層と、前記コンタクトエッチストッパ層の上方に形成され、紫外光遮蔽能を有する窒化シリコン層の遮光膜と、を有する。 （もっと読む）

【課題】半導体装置におけるセルフアラインドコンタクトを形成する製造方法であって、基板のコアエリアとターミネーションエリアの一部分まで拡張してトレンチをエッチングで形成する方法を提供する。
【解決手段】第一の酸化物はトレンチの壁部に隣接した前記基板上に生成される。ポリシリコン層は前記コアエリアと前記ターミネーションエリアに蒸着される。このポリシリコン層は、前記コアエリアの前記トレンチの一部分にゲート領域を形成するように選択的にエッチングされる。このポリシリコン層のエッチングは、また、前記ゲートインターコネクト領域の第一部分を前記ターミネーションエリアの前記トレンチ部分に形成し、ゲートインターコネクト領域の第二部分を前記ターミネーションエリアにおける前記トレンチの外側に形成する。 （もっと読む）

【課題】 工数や手間の増大を招くことなく、半導体基板の汚染を防止できる貫通電極の形成方法を提供すること。
【解決手段】 シリコン基板１に非貫通孔を形成し、この非貫通孔の底面からシリコン基板１に不純物を添加して、不純物添加部２を形成する。非貫通孔の側面および底面に表面側絶縁膜３を形成し、表面側絶縁膜３の内側に埋め込み電極４を形成する。シリコン基板１の裏面部分を除去して、不純物添加部２を裏面に露出させる。シリコンに対してエッチングレートが高いエッチングによって、不純物添加部２を、埋め込み電極４に対してセルフアライメントした状態で除去できる。 （もっと読む）

【課題】 シリコンを含むＮ型の導電領域と直接接続される導電パターンの形成時に、Ｎ型の導電領域と接続される部分のコンタクト抵抗の増大を防止し、バリア膜の厚さ増大に伴う導電パターンの寄生容量の増大を防止できる半導体素子の製造方法を提供すること。
【解決手段】 シリコンを含むＮ型の導電領域（２０７）にＮ型の不純物をドープして、Ｎ型の高濃度不純物拡散領域（２１２）を形成する工程と、ＣＶＤ法を用いて高濃度不純物拡散領域（２１２）上にバリア用第１金属膜を蒸着し、高濃度不純物拡散領域（２１２）のシリコンと前記第１金属膜の金属とを反応させて、高濃度不純物拡散領域（２１２）と前記第１金属膜との間の界面に金属シリサイドを形成する工程、前記第１金属膜上に導電膜を形成する工程、及び、前記導電膜と前記第１金属膜とを選択的にエッチングして、導電パターンを形成する工程を含む。 （もっと読む）

【課題】 誘電体膜の段差被覆性がよく、かつ誘電体物質の廃棄量を少なくする。
【解決手段】 下地膜８上に、パターニングされた下部電極１１を形成する工程と、インクジェット方式の塗布機構を用いて、下部電極１１上に誘電体物質を塗布する工程と、塗布された誘電体物質を加熱することにより、下部電極１１上に誘電体膜１２を形成する工程と、誘電体膜１２上に上部電極を形成する工程とを具備する。上部電極を形成する工程は、下地膜８上及び誘電体膜１２上に層間絶縁膜を形成する工程と、層間絶縁膜に、誘電体膜上に位置する開口部を形成する工程と、開口部の中及び層間絶縁膜上に導電体を堆積する工程と、層間絶縁膜上から導電体を除去することにより上部電極を形成する工程とを具備する。 （もっと読む）

ソース／ドレイン（２０）とゲート（２６）との間の接点（３２）が、ゲート誘電体（４６）の選択部分（３５）へ埋設物を注入することによりゲート誘電体（４６）の選択部分（３５）を導電性にすることで行われる。ゲート材料は集積回路全体（１０）の上の層に位置する。ゲート（２６）がソース／ドレイン（２０）に接続する領域（３２）が識別され、この識別位置（３５）においてゲート誘電体（４６）が導電性となるよう埋設物が注入される。ソース／ドレイン（２０）が導電性ゲート誘電体（３５）のそのような導電性領域の下を延び、該位置で埋設物が注入されたゲート誘電体（３５）がゲート（２６）をソース／ドレイン（２０）に短絡するように、ソース／ドレイン（２０）は形成される。これによって集積回路（１０）上のスペースが節約され、相互接続層の必要性が低減され、露出したシリコン基板上にポリシリコンを堆積およびエッチングさせることに付随する問題を回避することができる。
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【課題】 セルトランジスタの拡散層に接続された多結晶シリコン電極と、周辺回路トランジスタの拡散層に接続された金属電極とを備え、多結晶シリコン電極が形成された拡散層の接合リーク電流が抑制され、これによって、良好な情報保持特性を有する半導体装置の製造方法を提供する。
【解決手段】 半導体装置の製造方法は、多結晶シリコン電極に接続された拡散層を有するトランジスタを形成する工程と、９８０〜１０２０℃の基板温度で熱処理する第１の高温熱処理工程（工程Ａ２）と、７００〜８５０℃の基板温度で熱処理する第１の低温熱処理工程（工程Ａ３）とをこの順に有する。 （もっと読む）

典型的には半導体ウェーハである基板（１）の、レリーフ状にパターニングされた基板表面（１０１）上に、堆積方法（ＡＤＬ；ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ：原子層堆積）を用いて、基板表面（１０１）に対して傾斜し、および／または垂直である処理表面（２）に、被覆層（３）が提供される。被覆層（３）は、前駆材料の少なくとも１つの処理量の制限によって、および／または堆積方法の時間的制限によって、簡易な方法において、基板表面（１０１）に対して垂直な方向にパターニングされ、後続のプロセス工程のための機能層あるいはマスクとして形成される。
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【課題】 微細トランジスタと高耐圧トランジスタの線幅バラツキを低減する。
【解決手段】 Ｐ型の半導体基板１上の段差部を境にしてＰ型ウエル２及びＮ型ウエル３が形成されたものにおいて、段差低部に形成される前記Ｐ型ウエル２上に第１線幅を有する第１のトランジスタ（微細トランジスタ）が形成され、段差高部に形成される前記Ｎ型ウエル３上に第１のトランジスタよりも線幅の太い第２線幅を有する第２のトランジスタ（高耐圧トランジスタ）が形成されていることを特徴とする。 （もっと読む）