引張応力を有する緻密化されたシリコン酸窒化膜を形成する方法、及び緻密化されたシリコン酸窒化膜を含む半導体デバイスが開示される。緻密化されたシリコン酸窒化膜は、ＬＰＣＶＤプロセスにて基板上に多孔質ＳｉＮＣ：Ｈ膜を堆積すること、及びＳｉＮＣ：Ｈ膜に酸素を混入し、それにより、多孔質ＳｉＮＣ：Ｈ膜より高い密度を有する緻密化されたＳｉＯＮＣ：Ｈ膜を形成するために、多孔質ＳｉＮＣ：Ｈ膜を酸素含有ガスに曝すことによって形成されることができる。緻密化されたシリコン酸窒化膜は、半導体デバイスを含んだ基板上に含められ得る。
（もっと読む）

【課題】 金属ゲート電極形成時のゲート絶縁膜や半導体基板へのダメージを低減する。
【解決手段】 金属ゲート電極１２，２２を形成する際、第１，第２のＭＯＳＦＥＴ１０，２０を形成する領域に、一方には所定エッチング条件でエッチングレートの低い第１の金属層３１を薄く形成し、他方にはその所定エッチング条件でエッチングレートの高い第２の金属層３２を厚く形成して、第１，第２の金属層３１，３２を同時にエッチングする。それにより、それらのエッチングレート差が厚さの違いで相殺され、第１，第２の金属層３１，３２のエッチングを同時あるいはほぼ同時に終了させることが可能になる。それにより、ゲート絶縁膜１１，２１やＳｉ基板２へのエッチングダメージを最小限に抑えることが可能になる。 （もっと読む）

【課題】微細パターンを歩留まりよくエッチングできる微細構造の製造方法を提供する。
【解決手段】製造方法は、（ａ）被エッチング膜の上に、下層ハードマスク膜、上層ハードマスク膜を積層したエッチング対象物を準備し、（ｂ）エッチング対象物の上にレジストパターンを形成し、（ｃ）レジストパターンをマスクとして、上層ハードマスク膜をエッチングして上層ハードマスクを形成し、（ｄ）工程（ｃ）の後、レジストパターンを除去し、（ｅ）工程（ｄ）の後、上層ハードマスクをエッチングして細くし、（ｆ）工程（ｅ）の後、細くした上層ハードマスクをマスクとして下層ハードマスク膜をエッチングして下層ハードマスクを形成し、（ｇ）上層ハードマスク、下層ハードマスクをマスクとして、被エッチング膜をエッチングするにあたり、上層ハードマスク膜は下層ハードマスク膜よりもレジストパターンをマスクとしたエッチングが容易な膜を用いる。 （もっと読む）

【課題】材料の利用効率を向上させ、かつ、作製工程を簡略化して作製可能な薄膜トランジスタ及びその作製技術を提供することを目的とする。また、薄膜トランジスタを構成する配線等のパターンを、所望の形状で制御性よく形成できる技術を提供することも目的とする。
【解決手段】薄膜トランジスタが有する配線や電極パターンは、第１の領域及び第２の領域を有する絶縁表面上に設けられた配線層と、配線層に接する電極層とを有し、前記配線層は前記第２の領域に設けられ、電極層は第１の領域に設けられ、電極層及び配線層に対するぬれ性は、前記第１の領域より前記第２の領域が高い領域に設けられる。 （もっと読む）

【課題】 接続孔での接続信頼性を向上させることができる半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、第１の絶縁膜１０上に配線２０を形成する工程と、第１の絶縁膜１０上及び配線２０上に、第２の絶縁膜３０を形成する工程と、第２の絶縁膜３０に、配線２０上に位置する接続孔３０ａを形成する工程と、接続孔３０ａの底に位置する配線２０をスパッタリングすることにより、接続孔３０ａの側面に被覆膜３１を形成する工程と、第２の絶縁膜３０上及び被覆膜３１上にバリア膜４１を形成する工程と、接続孔３０ａに導電膜４２を埋め込む工程とを具備する。 （もっと読む）

【課題】 接合リークを増大させることがなく、低抵抗なコンタクトを半導体基板の全面で安定して形成することができる半導体装置、及びその製造方法を提供する。
【解決手段】 半導体層を有する基板１上に、金属酸化物からなるライナ膜２６と絶縁膜２２からなる層間絶縁膜２０を形成する。次に、絶縁膜２２上に、コンタクトホール２４の形成位置に開口部を有するマスクパターン２３を形成する。そして、マスクパターン２３をエッチングマスクとして絶縁膜２２をエッチング除去し、ライナ膜２６を露出させる。この後、露出したライナ膜２６を真空中でエッチング除去し、半導体基板１を露出させ、当該真空中で連続して、露出した半導体基板１上に導電膜を形成することでコンタクト構造を形成する。 （もっと読む）

【課題】 ＣＯＢ構造を有する誘電体メモリにおいて、スタックコンタクトにおける下部コンタクトプラグのコンタクト抵抗の安定化を図る。
【解決手段】 不純物拡散層１０４に接続する第１のコンタクトプラグ１０８の上方に形成された配線１０９を覆う第２の絶縁膜１１０を形成する工程と、第２の絶縁膜１１０上に第３の絶縁膜１１１を形成する工程と、第３の絶縁膜１１１上に第１の水素バリア膜１１２を形成する工程と、第１の水素バリア膜１１２上にキャパシタ１１８を形成する工程と、第１の水素バリア膜１１２における第１のコンタクトプラグ１０８の上方に存在している部分を選択的に除去した後、キャパシタ１０８に対して熱処理を行う工程とを備える。これにより、熱処理時に、第１のコンタクトプラグ１０８の上面が第２の絶縁膜１１０及び第３の絶縁膜１１１によって覆われているので、第１のコンタクトプラグ１０８の酸化及び消失を防止することができる。 （もっと読む）

【課題】ＭＩＭ型容量素子において、ヴィアホールのエッチング時に上部電極と下部電極ではコンタクト深さが異なるため、上部電極及び容量誘電膜の突き抜けによるリーク不良が発生する。
【解決手段】基板上に下部電極１２ａ及び上部電極引き出し層１２ｂを同一配線層に形成し、下部電極１２ａ上にのみ容量絶縁膜１３を形成し、容量絶縁膜１３上から上部電極引き出し層１２ｂを覆う上部電極１４を形成し、上部電極１４と上部電極引き出し層１２ｂを電気的に接続することにより、ＭＩＭ型容量素子を形成する。 （もっと読む）

【課題】
コンタクト不良の発生を未然に防止することにより歩留まりを向上させた半導体装置の製造方法及び同方法により製造した半導体装置を提供すること。
【解決手段】
同一基板上に第１導電型の電界効果トランジスタと第２導電型の電界効果トランジスタとを形成する工程と、第１導電型の電界効果トランジスタ上に、この第１導電型の電界効果トランジスタのチャネル領域に対して第１の応力を付与する第１の膜と第１の酸化膜とを順次形成する工程と、第１の酸化膜と第２導電型の電界効果トランジスタとの上に、第２導電型の電界効果トランジスタのチャネル領域に対して第２の応力を付与する第２の膜を形成する工程と、第２の膜の表層を変質させて第２の酸化膜を形成する表層変質処理を行う工程と、この表層変質処理を行った第２の膜に所定のパターニングを施す工程とを有する製造方法により半導体装置を製造する。 （もっと読む）

【課題】より高性能、高信頼性の記憶装置、及びその記憶装置を備えた半導体装置を低コストで、歩留まりよく作製できる技術を提供することも目的とする。
【解決手段】半導体装置に含まれる記憶素子を構成する有機化合物層と、有機化合物層を挟んで形成される一対の導電層において少なくとも一方の導電層との間に複数の絶縁物が存在するように、一対の導電層において少なくとも一方の導電層が複数の絶縁物を含むように形成する。本発明の記憶装置の一は、複数の絶縁物を含む第１の導電層と、複数の絶縁物を含む第１の導電層上に有機化合物層と、有機化合物層上に第２の導電層とを有する。 （もっと読む）

【課題】信頼性が高く小型なＴＦＴを作製するために、信頼性の高いゲート電極、ソース配線及びドレイン配線を形成するための半導体装置の作製方法及び半導体装置を提供することを課題とする。
【解決手段】絶縁表面を有する基板上に半導体膜を形成し、前記半導体膜上にゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成し、前記ゲート電極に高密度プラズマにより窒化することによって前記ゲート電極の表面に窒化膜を形成する半導体装置の作製方法である。 （もっと読む）

【課題】信頼性の高い表示装置を低いコストで歩留まり良く製造することができる技術を提供することを目的とする。
【解決手段】一導電型の不純物領域を含む半導体層と、半導体層上にゲート絶縁層と、ゲート電極層と、一導電型の不純物領域と接する配線層と、ゲート絶縁層上に設けられ、配線層と接する導電層と、導電層と接する第１の電極層と、第１の電極層上に電界発光層と、第２の電極層とを有し、配線層は導電層を介して第１の電極層と電気的に接続している。 （もっと読む）

【課題】より高性能、高信頼性の記憶装置、及びその記憶装置を備えた半導体装置を低コストで、歩留まりよく作製できる技術を提供することも目的とする。
【解決手段】第１の導電層と、第１の導電層の側端部と接して設けられる第１の絶縁層と、第１の導電層及び第１の絶縁層上に設けられる第２の絶縁層と、第２の絶縁層上に設けられる第２の導電層とを有し、第２の絶縁層は、絶縁性材料によって形成されており、絶縁性材料が流動化したときの流動化物に対するぬれ性は、第１の導電層より第１の絶縁層の方が高い。 （もっと読む）

【課題】 誘電率が２．７以下であり、弾性計数および硬度の改善等、機械的特性を向上させた超低誘電率（ｋ）膜、および、かかる膜の製造方法を提供すること。
【解決手段】 本発明は、弾性係数および硬度が改善した多相超低ｋ膜、ならびにこれを形成するための様々な方法を提供する。多相超低ｋ誘電膜は、Ｓｉ、Ｃ、Ｏ、およびＨの原子を含み、誘電率が約２．４以下であり、ナノサイズの孔または空隙を有し、弾性係数が約５以上であり、硬度が約０．７以上である。好適な多相超低ｋ誘電膜は、Ｓｉ、Ｃ、Ｏ、およびＨの原子を含み、誘電率が約２．２以下であり、ナノサイズの孔または空隙を有し、弾性係数が約３以上であり、硬度が約０．３以上である。
（もっと読む）

【課題】 ＣＭＯＳＦＥＴ内の歪みを最適化するための構造体及び方法を提供すること。
【解決手段】 ＭＯＳＦＥＴ内の歪みを最適化し、より具体的には、１つの種類（Ｐ又はＮ）のＭＯＳＦＥＴ内の歪みを最大にし、かつ、別の種類（Ｎ又はＰ）のＭＯＳＦＥＴ内の歪みを最小にし緩和する、ＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴの両方を含む歪みＭＯＳＦＥＴの半導体構造体、及び歪みＭＯＳＦＥＴを製造する方法が開示される。元の完全な厚さを有する歪み誘起ＣＡ窒化物コーティングが、ＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴの両方の上に形成され、この歪み誘起コーティングは、１つの種類の半導体デバイス内に最適化された十分な歪みをもたらし、別の種類の半導体デバイスの性能を劣化させる。歪み誘起ＣＡ窒化物コーティングは、別の種類の半導体デバイスの上で減少した厚さまでエッチングされ、減少した厚さの歪み誘起コーティングは、他方のＭＯＳＦＥＴ内でより少ない歪みを緩和し、他方のＭＯＳＦＥＴ内により少ない歪みをもたらす。 （もっと読む）

【課題】ＭＩＭキャパシタを形成した後に金属配線を形成することにより無駄なマスク工程を省略し、キャパシタ形成時のエッチングでの金属配線の損傷を防止できる半導体素子及びその形成方法を提供すること。
【解決手段】層間絶縁膜１００を貫通するコンタクトプラグ１１０を形成するステップと、層間絶縁膜１００上にキャパシタを形成するための下部電極用導電層１３０、誘電層１４０、上部電極用導電層１５０を順次形成するステップと、上部電極用導電層１５０をパターニングして上部電極１５０を形成するステップと、誘電層１４０及び下部電極層１３０をパターニングして下部電極１３０を形成してキャパシタを形成するステップと、コンタクトプラグ１１０、キャパシタの上部電極１５０及び下部電極１３０に接続される第１金属配線１２０を形成するステップとを含む。 （もっと読む）

強誘電体キャパシタ（２３）を形成した後、表面の傾斜が緩やかな絶縁膜（２４）を、高密度プラズマＣＶＤ法又は常圧ＣＶＤ法等により形成する。その後、アルミナ膜（２５）を絶縁膜（２４）上に形成する。このような方法によれば、アルミナ膜（２５）のカバレッジの低さが問題となることはなく、強誘電体キャパシタ（２３）が確実に保護される。
（もっと読む）

【課題】材料の利用効率を向上させ、かつ、作製工程を簡略化して作製可能な半導体装置、表示装置及びその作製技術を提供することを目的とする。また、それらの半導体装置、表示装置を構成する配線等のパターンを、所望の形状で密着性よく形成できる技術を提供することも目的とする。
【解決手段】第１の導電層と第２の導電層の間に、導電性の有孔バッファ層を形成することによって、第１の導電層と第２の導電層との密着性を高める。有孔バッファ層が有する孔に、粒子状の導電性材料を侵入させ、焼成によって固化し、第２の導電層を形成する。孔内で固化した導電層がくさびのような働きをし、この働く力によって、第２の導電層は、第１の導電層と密着性よく安定して形成される。 （もっと読む）

島状の層間絶縁膜をソース線とゲート線が交差する領域に選択的に形成する。例えば、インクジェット法を用いて絶縁材料を含む液体をゲート線とソース線が交差する領域若しくは保持容量が形成される領域に滴下することにより、フォトリソグラフィー工程を削減し、ＴＦＴ作製プロセス中において使用するマスク枚数を減らすことが可能となる。
（もっと読む）

【課題】延伸スペーサを利用した半導体デバイスおよびその形成方法を提供する。
【解決手段】半導体デバイスは、半導体基板１１０を覆うゲートと、ゲートの側壁上にある誘電体ライナー１５０とを含む。この半導体デバイスは、誘電体ライナー１５０に隣接して誘電体ライナー１５０を越えるように半導体基板１１０に沿って横向きに延伸された延伸スペーサ１７０を含む。半導体デバイスは、半導体基板１１０の上面の下方に位置し、ゲート下のチャネル領域１４５に隣接するソース／ドレインをさらに含む。ソース／ドレインは、誘電体ライナー１５０および延伸スペーサ１７０下で延伸される。半導体デバイスは、ソース／ドレインの一部上を覆い、半導体基板１１０に沿って横向きに延伸するシリサイド領域１９０をさらに含む。従って、延伸スペーサ１７０はソース／ドレインの一部上において誘電体ライナー１５０とシリサイド領域１９０との間に形成される。 （もっと読む）