【課題】例えばＩＣの高圧レベルシフト部において高耐圧ＭＯＳＦＥＴの第１配線金属層（ハイサイド部）と、第２配線金属層と抵抗とのコンタクト部（ローサイド部）が近接して配置されている。コスト低減のためチップの表面保護膜を低熱膨張型ポリイミド樹脂のみで構成する場合、高温バイアス信頼性試験においてコンタクト部が腐食し、不良素子が多発する問題があった。
【解決手段】ハイサイド部とローサイド部の間に、ローサイド部と同電位（ＧＮＤ電位）の第３配線金属層を配置する。これにより、高電圧印加による腐食が発生しても、ダミーパターンである第３配線金属層で腐食の進行を遮断することができる。つまり、低コストの低熱膨張型ポリイミド樹脂のみで表面保護膜を形成した場合であっても、高温バイアス信頼性試験において腐食がコンタクト部に到達することを防止し、不良素子の発生を回避できる。 （もっと読む）

【課題】従来、発振器用ＩＣは、ワイヤーボンディング実装用とフリップチップ実装用のそれぞれについて専用設計となるため、それぞれに対応した製品を同一の製造ラインで製造しようとした場合には、製造コストが嵩むと共に製造工期の長期化を招いていた。本発明は、製造コストを増大させることなく且つ製造工期の短縮化を図ることが可能な発振器用集積回路の製造方法を提供する。
【解決手段】発振器用集積回路に関し、配線用マスク１層を変更するのみで、ワイヤーボンディング実装用のパッド配置と、フリップチップ実装用のパッド配置とを、選択可能に構成する。
具体的には、ＶＤＤ電位を供給する配線及びＧＮＤ電位を供給する配線の近傍に設けられる、ＶＤＤ及びＧＮＤ電位用として用いられる一対のパッドと、ＧＮＤ電位を供給する配線及びＶＤＤ電位を供給する配線とを、選択配線により接続する。 （もっと読む）

【課題】 装置裏面からのＦＩＢ等による加工、改ざんに対して、集積回路の保護が可能な半導体集積回路装置を提供する。
【解決手段】 半導体基板１３上に、保護集積回路領域１４の下方を覆うように裏面シールド配線１６を形成し、前記保護集積回路領域１４に、前記裏面シールド配線の一端に接続されたパターン発生回路２１、及び前記裏面シールド配線１６の他端、及び前記パターン発生回路２１に接続されたパターン検出回路２４を形成し、前記パターン発生回路２１で発生させた任意のパターン信号を、前記裏面シールド配線１６の一端、及び前記パターン検出回路２４に入力し、該パターン検出回路２４で、前記パターン発生回路２１から入力された信号と、前記裏面シールド配線１６を介して入力されたパターン信号との一致／不一致を検出する。 （もっと読む）

【課題】 半導体装置チップサイズの縮小のためにボンディングパッド下の領域を有効活用する技術の開発が望まれているという問題がある。
【解決手段】本発明においては、ボンディングパッド下の領域にストライプタイプのプラグ用配線を配置し、プラグ用配線とパッド用配線とを導電プラグで接続する構造とする。導電プラグが杭の役目となりパッド用配線の剥れ防止、パッド下の配線の断線を防止する。さらにプラグ用配線により最低パターン率を確保することで、エッチングやＣＭＰ等の条件出しが容易となる。内部回路と同等の微細パターンの配線をパッド下の通過配線として利用でき、かつ拡散歩留りが向上する。 （もっと読む）

【課題】ラッチアップ防止用のガードリングにシリサイドを形成しつつ、ＥＳＤサージによってそのガードリングが破壊されないようにする。
【解決手段】ラッチアップ防止用の第２ガードリング７１の表面において、トランジスタ形成領域２０と対向する側には幅Ｗ３だけシリサイドを形成しない構造とする。 （もっと読む）

【課題】 ウエハ状態のシリコン基板上の各半導体素子形成領域および該半導体素子形成領域と同じ平面サイズのアライメントマーク形成領域にポスト電極およびアライメント用ポスト電極を電解メッキにより形成するとき、メッキ電流が局所的に集中して増大しないようにする。
【解決手段】 半導体素子形成領域１Ａおよび該半導体素子形成領域１Ａと同じ平面サイズのアライメントマーク形成領域２１Ａを備えたウエハ状態のシリコン基板２に対して電解メッキによりポスト電極を形成するとき、半導体素子形成領域１Ａに複数のポスト電極１０を形成し、アライメントマーク形成領域２１Ａにアライメント用ポスト電極２２、２３および複数のダミーポスト電極２４を形成する。この場合、ダミーポスト電極２４の形成により、メッキ電流が局所的に集中して増大しないようにすることができる。 （もっと読む）

【課題】貫通電極を高密度に形成し、かつ基板を薄板化するにあたり、基板をより壊れにくくすることが可能な貫通電極基板及びその製造方法を提供する。
【解決手段】貫通電極基板１０は、（１００）面のシリコン単結晶ウエハに対して〈１００〉方向にオリフラ１２を設けた基板１１を用い、オリフラの平行方向及び垂直方向に貫通孔内に導電体が配されてなる貫通電極１３を複数マトリックス状に配置したものである。隣接する貫通電極１３のうち最短間隔を有する貫通電極同士は、基板１１の劈開方向１５と異なる方向１４に配する。 （もっと読む）

【課題】応力印加膜の膜厚の増大が容易な半導体装置および半導体装置の製造方法を提供する。
【解決手段】半導体装置が，半導体基板，ゲート絶縁膜，ゲート電極，ゲート側壁絶縁膜，層間絶縁膜，配線層，層間接続部，応力印加膜と，を具備する。この応力印加膜は，半導体基板と層間絶縁膜との間に配置される第１の部分と，ゲート電極と層間絶縁膜との間に配置される第２の部分と，ゲート側壁絶縁膜と層間絶縁膜との間に配置される第３の部分と，貫通孔の内面と層間接続部との間に配置される第４の部分と，を有し，かつ半導体基板に応力を印加する。 （もっと読む）

【課題】ＰＯＥ（Pad On Element）技術と千鳥状の電極パッド配列とを採用したＣＳＰ（Chip Size Package）型の半導体装置において、半導体チップのサイズ増大要因をなくす。
【解決手段】半導体チップ１０の表面上のコーナーセル１１に隣接して、周縁部に並ぶように入出力セル１２を、各入出力セル１２の上に電極パッド１３をそれぞれ形成する。電極パッド１３は、千鳥状のパッド配列をなすように内側パッド列と外側パッド列とを構成する。ただし、内側パッド列を構成する電極パッド１３のうちコーナーセル１１の両側に隣接する所定範囲内の電極パッド配設を省略することにより、半導体チップ１０にバンプ接続されるキャリア２０の配線パターン２１及びビア２２の錯綜を防止する。 （もっと読む）

【課題】ＣＯＦパッケージの半導体装置において、電極部を効率よくレイアウトすることにより、半導体チップのチップサイズを小さくする。
【解決手段】ＣＯＦパッケージの半導体チップ２に設けられている電極部２ａは、長方形の一方の短辺部が切り取られて山形（三角形状）になるように形成されており、その山形部分が隣接するように千鳥配置されている。この形状により、隣接する電極部２ａをオーバラップして配置することが可能となるので、該電極２ａの配置密度を向上させることができ、半導体チップ２の長さを短くすることができる。 （もっと読む）

【課題】電極パッドに作用する衝撃荷重や金属細線の引き千切り時の引張り力から、内部の配線や絶縁膜を保護できる半導体装置を提供することを目的とする。
【解決手段】第１電極パッド３２と第２電極パッド３４の間に、ビア３６を環状に配列したことを特徴とする。 （もっと読む）

【課題】断線不良の発生や実装時の接続不良の発生を抑制し、信頼性が高く高歩留まりで製造可能なアクティブマトリックス基板を提供する。
【解決手段】アクティブマトリックス基板１００は、絶縁性基板１上に、ゲート電極２ａを形成する第１の金属膜と、ゲート電極２ａを覆う第１の層間絶縁膜４と、半導体膜５と、ソース電極８、ドレイン電極９及びソース電極８に表示信号を供給するソース配線７を形成する第２の金属膜と、第２の層間絶縁膜１１と、第２の層間絶縁膜１１に形成されたコンタクトホール１２を介してソース電極８に接続される画素電極１３とを層状に形成した画素表示領域２７を少なくとも備える。さらに、表示信号入力を行うためにソース配線７を画素表示領域２７から引き出すソース引き出し配線１８を備え、ソース引き出し配線１８は、ゲート電極２ａを形成する前記第１の金属膜と同一の層に形成されている。 （もっと読む）

【課題】複数の０．１μｍ以下の微細配線で構成されたマクロ領域と、このマクロ回路内の微細配線と同一配線層で接続された大面積の配線部とからなるパターンのフォトリソグラフィプロセスにおいて、マクロ領域と大面積配線部とに共通する露光条件が確保できなかった。
【解決手段】引き出し配線１０２は、ＴＥＧ領域１０１内の１本のＭ１配線１０３と同一配線層で接続されている。引き出し配線１０２は、引き出し配線の外周部のみを配線が周回するような配線１１０で構成されている。 （もっと読む）

【課題】複数の０．１μｍ以下の微細配線が密集するマクロ回路とこのマクロ回路の微細配線に繋がる太い引き出し配線部との間での断線を抑制する。
【解決手段】引き出し配線１０２のＴＥＧ領域１０１側の端部には、３本のＭ２配線１０３が並列で接続されている。 （もっと読む）

【課題】圧接時のバランスを保つために補強用のダミー端子を設けたとしても、チップ上により多くの回路素子を設けることができるようにすること。
【解決手段】ＣＯＧ実装に用いられる半導体装置１０であって、チップの一の端部の近傍に第１のパターンで配置された出力端子群１２ｆと、チップの一の端部の近傍であって出力端子群１２ｆが配置された領域とは別の領域に配置されるとともに、第１のパターンと異なる第２のパターンで配置されたダミー端子１２ｄと、を備える。第２のパターンは、第１のパターンよりも幅が狭く構成される。ダミー端子１２ｄの近傍であって出力端子群１２ｆの長さ方向の隣に電源部１４が配される。 （もっと読む）

【課題】小型化が可能で、かつ、信頼性の高い半導体装置及びその製造方法を提供する。
【解決手段】半導体装置の製造方法は、複数の電極１４を有する半導体基板１０と、複数の電極１４に電気的に接続された複数のテストパッド２０と、いずれかのテストパッド２０と電気的に接続されたランド３０と、ランドに設けられた外部端子４０と、を有する半導体モジュール１００を用意する工程と、テストパッド２０にプローブ３５を接触させて、電気特性を検査する工程と、を含む。 （もっと読む）

【課題】複数種類の半導体パッケージに用いることのできる汎用性の高い半導体チップを提供する。
【解決手段】半導体チップ２の周縁部に、ワイヤーボンディングおよびめっき配線の両方に用いる電極パッド４ａと、ワイヤーボンディング専用の電極パッド４ｂとを設け、上記周縁部よりも内側に、めっき配線専用の電極パッド４ｃを設ける。また、電極パッド４ｂと電極パッド４ｃとをメタルバイパス層９によって接続する。ワイヤーボンディングを行う際には電極パッド４ａ，４ｂを用いるとともに電極パッド４ｃを絶縁層で覆う。めっき配線を行う際には電極パッド４ａ，４ｃを用いるとともに、電極パッド４ｂを絶縁層で覆う。 （もっと読む）

【課題】配線を多層化した場合の配線混雑化がもたらす不都合を解消すること。
【解決手段】同一配線層においてシート抵抗値が異なる配線を備えることにより、配線混雑の発生を抑制している。また、同一配線層においてシート抵抗値が異なる素材からなる配線を有する半導体装置の製造方法を提供している。また、半導体装置の配線経路の一部を同じ配線経路のまま、異なるシート抵抗の配線に置き換える配線装置を提供している。 （もっと読む）

【課題】伸張性と圧縮性ライナー（Ｔ−Ｃ境界）に沿った異なる位置のコンタクトの間で意図しないサブウェイ短絡が起こる可能性の低減する方法と装置が記載されている。
【解決手段】これは半導体装置のサイズの大幅な増加なしに、或いは先行の設計と同等のサイズの増加によりできる。例えば単なるデバイスのレイアウトの調整により、２つの異なる共通ゲートのコンタクトをＴ−Ｃ境界に対して反対方向にオフセットしてもよい。或いは、ジグザク又は他の類似パターンを有するＴ−Ｃ境界の形成により、短絡される複数のサブウェイの形成の可能性を低減しながら、複数のコンタクトを互いに接近して配置してもよい。このようなレイアウト調整は、さらなる工程やコストを必要としない。 （もっと読む）

相反した構造対称性により、積層されたウェーハ（１２０、１２２）またはダイ（１５４）・オン・ウェーハで、同一の設計、または少数層（例えば金属相互接続層）によってのみ異なる設計を使用することが可能になる。１つのダイまたはウェーハを反転または回転させることによって、積層ダイが、互いに相反する配向を有することが可能になり、これを、垂直に積層されたダイおよび／またはウェーハ間に必要な相互接続（２７０〜２７９、８９〜８０）を減少させるために使用することができる。反転および／または回転は、ウェーハおよび／またはダイが積層されるときの熱放散の改善に使用され、次いで、積層されたウェーハまたはダイがパッケージ化される。
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