【課題】プロセスパラメータのばらつきが生じても仕様に合致した素子の製造を可能にするパターンレイアウトの修正方法を提供する。
【解決手段】設計レイアウトに対応するパターンを基板上に形成するためのプロセスパラメータのばらつきを反映させた複数の条件でプロセスシミュレーションを実行することにより、前記パターンの複数の仕上がりパターンを予測し（ステップＳ４）、得られた複数の仕上がりパターンの寸法を算出し（ステップＳ５）、算出された寸法から所定の統計量を算出し（ステップＳ６）、該統計量と予め設定された仕様とを比較し（ステップＳ７）、仕様を満たさない場合に（ステップＳ８）修正量を算出し（ステップＳ９）、算出された前記修正量に基づいて前記設計レイアウトを修正する（ステップＳ１０）。 （もっと読む）

【課題】 容量低減とビア加工マージンの確保を効率的に達成する。
【解決手段】 複数の配線層を有する半導体装置であって、所定領域を有する第１配線層２６と、第１配線層の上層に位置する第２配線層４７と、第１配線層と第２配線層との間に設けられる層間絶縁膜３６と、層間絶縁膜と第１配線層の配線との間に設けられるバリア絶縁膜（２９，３１）とを有し、所定領域における配線上部のバリア絶縁膜の厚さは、所定領域以外の領域における配線上部のバリア絶縁膜の厚さよりも厚く、所定領域においては隣接する配線間にエアギャップ３５が形成され、所定領域以外においては隣接する配線間にエアギャップが形成されない。 （もっと読む）

【課題】側壁プロセスを用いた場合において、被処理層に最終的に形成されるパターン寸法の面内ばらつきを抑制することができる半導体装置製造方法および最適寸法設定プログラムを提供する。
【解決手段】本発明は、側壁プロセスにおけるパターン変換工程においてそれぞれ形成される各パターンの面内寸法ばらつき量から面内寸法ばらつき量の合計量を求め、該求めた面内寸法ばらつき量の合計量から、面内寸法ばらつき量が少なくなるような各パターンの仕上がり寸法を設定するため、側壁プロセスを用いた場合において、被処理層に最終的に形成されるパターン寸法の面内ばらつきを抑制することができるという効果を奏する。 （もっと読む）

【課題】 微細化、集積度向上に影響を与えない方法で、クロストークを減少または除去する回路を提供する。
【解決手段】 クロストーク防止回路は、ほぼ平行して形成されている少なくとも２本の信号線、たとえば、マスタスロック用線とスレーブクロック用線ｌ１，ｌ２の間に、これら２本の信号線の少なくとも一方に印加される信号が存在しないとき、たとえば、テスト用信号が印加され、前記２本の信号線に信号が印加されるとき接地状態になる第３の信号線ｌ３を生成する。好ましくは、第３の信号線にドライバ回路を接続し、該ドライバ回路の出力トランジスタのＮチャネルトランジスタとＰチャネルトランジスタの電流駆動能力の比率をほぼ２：１にする。 （もっと読む）

【課題】配線の幅広配線部から突出した凸状配線部に形成されたビアについて、ストレスマイグレーション耐性を向上し得る半導体装置を提供する。
【解決手段】第１の配線１８と、第１の配線１８の上方に形成され、第１の配線１８に接続されたビア３８を一体的に有する第２の配線３４と、ビア３８に隣接して配置され、ビア３８と同層に形成された複数のダミービア４０ａ、４０ｂ、４０ｃ、４０ｄとを有している。 （もっと読む）

【課題】設計データの変更を行わずに、半導体装置の信頼性を高める。
【解決手段】設定データに基づき膜のプロセス条件を設定する工程（Ｓ１）と、プロセス条件に基づいて膜の平坦化シミュレーションを行う工程（Ｓ２）と、平坦化シミュレーションから膜の危険個所の有無を判断する工程（Ｓ３）と、平坦化シミュレーションの判断に基づいて膜の平坦化を行う工程（Ｓ４）と、を有する半導体装置の製造方法によって、設計データの変更を行わずに、信頼性が高められた半導体装置が提供される。 （もっと読む）

【課題】曲げ等の外力が加わり応力が生じた場合であってもトランジスタ等の損傷を低減する半導体装置を提供することを目的とする。
【解決手段】可撓性を有する基板上に設けられた第１の島状の補強膜と、第１の島状の補強膜上に、チャネル形成領域と不純物領域とを具備する半導体膜と、チャネル形成領域の上方にゲート絶縁膜を介して設けられた第１の導電膜と、第１の導電膜及びゲート絶縁膜を覆って設けられた第２の島状の補強膜とを有している。 （もっと読む）

【課題】配線のうち高速信号線における信号速度の低下を抑制し、ＣＭＰ処理における平坦化効果を向上させたダミーパタン設計方法を提供する。
【解決手段】絶縁層を挟んで第１の配線層および第２の配線層が順に積層された半導体装置の第１の配線層に対するダミーパタン設計方法であって、第２の配線層に含まれる配線のうちダミーパタンとの配線容量が所定の値以下であることが要求される第１の配線を抽出し、第１の配線との間で生じる容量が所定の値以下になる、形状および位置の第１のダミーパタンを空き領域に配置し、第２の配線層において第１の配線を除く配線である第２の配線の下方の空き領域に第２のダミーパタンを配置するものである。 （もっと読む）

【課題】半導体装置の経時的な絶縁破壊寿命を高精度で予測することができる設計支援装置およびそれを用いた半導体装置の製造方法を提供する。
【解決手段】設計支援装置１００は、設計パターンデータ入力部８１０と、工程ばらつき入力部８２０と、工程ばらつきの実現値生成部８５４と、最小間隔算出部８５５と、絶縁破壊時間の累積分布関数確定部８５６と、絶縁破壊時間の実現値生成部８５７とを備えている。工程ばらつきおよび絶縁破壊時間のそれぞれの実現値はモンテカルロ法により生成される。最小間隔算出部８５５は、工程ばらつきの実現値に基づいてビアパターンと配線パターンとの最小間隔を算出する。 （もっと読む）

【課題】ダミーパターンの一部を削除することにより、ダミーパターン挿入量を最小化しつつ、かつチップ内の凹凸を抑制することができる半導体装置の平坦化方法および半導体装置の平坦化システムを提供する。
【解決手段】半導体装置の製造において、シミュレーションサーバを用いて、配線として形成される溝以外に電気的に機能しないダミーパターンを導入する半導体装置の平坦化方法であって、ダミーパターンを設計データ上にて、配線またはその他の電気的に機能するパターンが存在する場所以外の全ての領域に規定の間隔で導入した後、ＣＭＰプロセス後の膜厚が厚くなると予測される場所から設計データ上のダミーパターンを削除し、ダミーパターンが削除された後の設計データを用いてシャドウマスクを製造する。 （もっと読む）

【課題】回路装置における配線の接続信頼性を向上する技術を提供する。
【解決手段】回路装置１０は、回路素子が形成された半導体基板１２と、半導体基板１２の表面Ｓに形成された電極１４と、電極１４の上に設けられた絶縁層１６と、絶縁層１６の上に設けられた第２の配線層１８と、絶縁層１６を貫通して電極１４および第２の配線層１８を電気的に接続する導電性バンプ２０と、を備える。導電性バンプ２０は、電極１４と第２の配線層１８との導通方向の結晶粒のサイズより、半導体基板１２の表面Ｓと平行な方向の結晶粒のサイズが大きい。 （もっと読む）

【課題】配線にかかわる物理量の製造ばらつきを高精度に決定すること。
【解決手段】半導体装置中の配線構造の設計値からの製造ばらつきを評価するための方法が提供される。その評価方法は、（ａ）配線構造に関する配線抵抗・容量を、製造ばらつきを示すパラメータσの関数として表す近似式を作成するステップと、（ｂ）当該配線構造に関する配線抵抗・容量の分布を実測するステップと、（ｃ）上記近似式で上記分布が所定の確率で再現されるように上記パラメータσを決定するステップと、を有する。 （もっと読む）

【課題】膜厚の正確な予測が可能な成膜形状シミュレーション及びこれを用いた電子デバイスの製造方法を提供する。
【解決手段】基体の表面に堆積種を供給することにより形成される薄膜の厚みを計算する成膜形状シミュレーション方法であって、計算に用いるパラメータを、堆積された薄膜の厚みに応じて変更することを特徴とする成膜形状シミュレーション方法が提供される。また、本発明の他の一態様によれば、上記の成膜形状シミュレーション方法により薄膜の堆積条件を求め、前記求められた条件により薄膜を堆積することを特徴とする電子デバイスの製造方法が提供される。 （もっと読む）

【課題】経年変化による特性の劣化が抑制され、寿命に係る性能を十分に満足した信頼性の高い半導体集積回路装置を効率良く設計することが可能な信頼性設計支援方法を提供する。
【解決手段】信頼性設計支援方法は、初期マスクレイアウトパターン１０で示され、半導体集積回路装置の内、経年変化により特性が劣化する劣化発生箇所を求める経年劣化対象箇所抽出ステップ２０と、初期マスクレイアウトパターン１０を変形して、経年変化後の半導体集積回路装置を示す劣化マスクレイアウトパターン４０を生成する経年劣化実行ステップ３０と、劣化マスクレイアウトパターン４０で示される半導体集積回路装置の特性を評価する経年劣化対策ステップ５０とを備えている。経年劣化対策ステップ５０では、評価結果に基づいて初期マスクレイアウトパターン１０を修正する。 （もっと読む）

【課題】従来の素子特性測定回路では、同じ測定対象に対して抵抗値と容量値を精度良く測定することができなかった。
【解決手段】本発明にかかる素子特性測定回路は、被測定素子Ｍ１が接続される第１のノードＮ１と、被測定素子Ｍ１と実質的に同じ幅と被測定素子Ｍ１よりも短い長さを有するダミー素子Ｍ２が接続される第２のノードＮ２と、第１の端子ＶＤＤ１と第１のノードＮ１との間及び第２の端子ＶＤＤ２と第２のノードＮ２との間に接続される第１のスイッチ１２と、第１のノードＮ１と第３の端子ＧＮＤとの間及び第２のノードＮ２と第３の端子ＧＮＤとの間に接続される第２のスイッチ１３と、被測定素子Ｍ２上に形成される第１、第２の電圧測定ノードＮ４、Ｎ５と、被測定素子Ｍ２上の第１、第２の電圧測定ノードＮ４、Ｎ５よりも第１のノードＮ１との距離が遠くなる位置に形成される第１の電流入出力ノードＮ３とを有するものである。 （もっと読む）

【課題】ビア数を減らしても、エレクトロマイグレーション耐性を維持、または向上することのできる配線設計方法を提供する。
【解決手段】異なる層に位置する第１の配線と第２の配線を複数のビアで接続する配線設計方法において、配線幅方向のビアの数であるビア列数を変えたときの配線の寿命の変化率と、配線長方向のビアの数であるビア行数を変えたときの前記配線の寿命の変化率を求める。処理対象となるビアアレイのビア列数を、前記ビア列数に対する前記寿命の変化率と、前記ビア行数に対する前記寿命の変化率とに基づいて決定されるビア行列数増減比Ｎに従って低減する。そして、前記ビアアレイのビア行数を、少なくとも１行増加する。 （もっと読む）

【課題】中空構造において温度上昇による層間絶縁膜の変形を抑制する。
【解決手段】本発明の例に係る半導体装置は、半導体基板Ｓ上に互いに上下に隣接してスタックされる中空構造の第１及び第２配線層Ｌ４，Ｌ５と、第１配線層Ｌ４内に形成され、信号線として機能しないダミーパターンＰと、第２配線層Ｌ５内に形成される導電パターンＰとを備える。そして、半導体基板Ｓ上からみて、ダミーパターンＰと導電パターンＰとは、互いにオーバーラップする部分とそれ以外の部分とを有する。 （もっと読む）

【課題】突抜けが発生しないようにビアプラグを配置することのできる回路パターン設計システム、回路パターン設計方法、及び回路パターン設計プログラムを提供する。
【解決手段】ビア束の形状とエッチング後にビア底部の突抜けが発生するビア束間スペース幅との対応関係を示すスペース幅算出用データ部を準備するスペース幅算出用データ提供ステップと、複数のビアの配置情報を含む仮レイアウトデータを準備するステップと、前記仮レイアウトデータ中に対して、確認対象ビア束を設定する確認対象ビア束設定ステップと、前記確認対象ビア束の形状を認識する形状認識ステップと、前記スペース幅算出用データを参照して、認識した前記確認対象ビア束の形状に対応する前記ビア束間スペース幅を、禁止スペース幅として算出する禁止スペース幅算出ステップと、前記禁止スペース幅を、前記確認対象ビア束と対応付けて出力する出力ステップと、を具備する。 （もっと読む）

【課題】シールリングを介して一の回路に伝播する他の回路のノイズを低減することの可能な半導体素子を提供する。
【解決手段】アナログ回路１０およびデジタル回路２０がｐ型半導体基板４０に混載されている。スクライブライン領域に環状のシールリング６０が設けられており、シールリング６０に含まれるｐ型半導体領域３５の一部がチップの内側のレイアウトパターン領域にまで延在している。シールリング６０はｐ型半導体領域３５を介してノイズアイソレータ７０に接続されており、ノイズアイソレータ７０を介して外部の低インピーダンスノード（図示せず）と電気的に接続されている。 （もっと読む）

【課題】的確な評価を行うことが可能なシミュレーションモデルの評価方法等を提供する。
【解決手段】第１のパターンに基づく所定の処理によって生成される第２のパターンを予測するためのシミュレーションモデルを用意する工程ＳＴ１２と、シミュレーションモデルを用いて第２のパターンを予測する工程ＳＴ１３と、予測された第２のパターンに疑似的な寸法誤差成分を付加した疑似パターンを生成する工程ＳＴ１４と、疑似パターンに適合するようにシミュレーションモデルに含まれるパラメータを変化させる工程ＳＴ１５と、変化したパラメータを含んだシミュレーションモデルを用いて第２のパターンを再予測する工程ＳＴ１６と、再予測された第２のパターンと疑似パターンとの寸法差を求める工程ＳＴ１７と、疑似的な寸法誤差成分と寸法差との関係を求める工程ＳＴ１８とを備える。 （もっと読む）