半導体装置
【課題】 容量低減とビア加工マージンの確保を効率的に達成する。
【解決手段】 複数の配線層を有する半導体装置であって、所定領域を有する第1配線層26と、第1配線層の上層に位置する第2配線層47と、第1配線層と第2配線層との間に設けられる層間絶縁膜36と、層間絶縁膜と第1配線層の配線との間に設けられるバリア絶縁膜(29,31)とを有し、所定領域における配線上部のバリア絶縁膜の厚さは、所定領域以外の領域における配線上部のバリア絶縁膜の厚さよりも厚く、所定領域においては隣接する配線間にエアギャップ35が形成され、所定領域以外においては隣接する配線間にエアギャップが形成されない。
【解決手段】 複数の配線層を有する半導体装置であって、所定領域を有する第1配線層26と、第1配線層の上層に位置する第2配線層47と、第1配線層と第2配線層との間に設けられる層間絶縁膜36と、層間絶縁膜と第1配線層の配線との間に設けられるバリア絶縁膜(29,31)とを有し、所定領域における配線上部のバリア絶縁膜の厚さは、所定領域以外の領域における配線上部のバリア絶縁膜の厚さよりも厚く、所定領域においては隣接する配線間にエアギャップ35が形成され、所定領域以外においては隣接する配線間にエアギャップが形成されない。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置およびその製造技術に関し、特に、銅を主成分とする主導体膜を含む配線を有する半導体装置に適用して有効な技術に関する。
【背景技術】
【0002】
埋込配線構造は、絶縁膜に形成された配線溝や孔などのような配線開口部内に、ダマシン(Damascene)技術(シングルダマシン(Single-Damascene)技術およびデュアルダマシン(Dual-Damascene)技術)と称する配線形成技術によって、配線材料を埋め込むことで形成される。しかし、主配線材料が銅(Cu)の場合、銅がアルミニウム(Al)などのような金属と比較して絶縁膜中に拡散されやすいことから、その銅からなる埋込配線が絶縁膜と直接接しないように、埋込配線の表面(底面および側面)を薄いバリア金属膜で覆うことにより、埋込配線中の銅が絶縁膜中に拡散するのを抑制または防止するようにしている。また、配線開口部が形成された絶縁膜の上面に、例えば窒化シリコン膜などからなる配線キャップ用バリア絶縁膜を形成して埋込配線の上面を覆うことにより、埋込配線中の銅が埋込配線の上面から絶縁膜中に拡散するのを抑制または防止するようにしている。
【0003】
近年、このような埋込配線の間隔は、半導体装置の高集積化に伴い、減少してきている。これにより、配線間の寄生容量が増大して信号遅延が生じ、隣接配線との間にクロストークが発生する。このため、配線間の寄生容量を低減することが望まれる。配線間の寄生容量を低減するために、配線間絶縁膜として低誘電率材料が使用される。また、例えば特許文献1には、配線を逆テーパ形状に形成し、この配線間の空間にエアギャップが形成されるように層間絶縁膜を形成する技術が開示されている。このエアギャップにより、配線間容量の低減を図っている。その他、配線間にエアギャップを形成する技術として、特許文献2がある。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2001−85519号公報
【特許文献2】特開2003−297918号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
ところが、本発明者の検討結果によれば、上記銅を主導体層とする埋込み配線技術においては、以下の課題があることを見い出した。銅を配線材料に用いた場合、TDDB(Time Dependence on Dielectric Breakdown)寿命が、他の金属材料(例えばアルミニウムやタングステン)に比べて著しく短いという問題がある。その上、配線ピッチの微細化が進み、実効電界強度が増加する傾向にあることに加え、近年は配線容量を低減する観点などから酸化シリコンよりも誘電率の低い絶縁材料を配線間の絶縁膜として使用する方向にあるが、誘電率の低い絶縁膜は一般的に絶縁耐圧も低いことから、TDDB寿命の確保が益々困難になる状況にある。
【0006】
TDDB寿命の劣化は、一般に配線材料に適用された銅が周辺に拡散し、これが配線間の絶縁破壊耐圧を低下させると考えられている。たとえば、特許文献1では、バリア金属膜およびバリア絶縁膜については全く考慮されていない。このため、層間絶縁膜のエアギャップにより配線間容量は低減しても、配線材料として使用されている銅が層間絶縁膜中に拡散し、TDDB寿命が低減してしまう。また、配線に逆テーパを持たせることによりエアギャップを形成しているため、配線の上端部に電界が集中し、TDDB寿命が更に低減してしまう。また、特許文献1では、配線に接続するビアの形成については全く開示されていない。
【0007】
特許文献2には、TDDB寿命の劣化を対策する技術が開示されている。しかしながら、特許文献2ではミスアライメント・ビアの対策については全く考慮されておらず、ビアを形成するためのスルーホール位置にリソグラフィープロセスにおける露光装置によって配線との合わせズレが発生し、スルーホール下部にエアギャップが存在した場合、その後、洗浄液やCuめっき液が浸透してしまい電気的接続不良や容量増加といった問題を有していた。
【0008】
本発明の目的は、銅を主導体層とする配線間の絶縁破壊耐性を向上させることができる半導体装置およびその製造方法を提供することにある。
【0009】
本発明の他の目的は、ミスアライメント・ビア(合わせズレしたビア)を対策しつつ、銅を主導体層とする配線間の容量を低減できる半導体装置およびその製造方法を提供することにある。
【0010】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0011】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0012】
本発明による半導体装置の製造方法は、以下の工程を有する。
(a)半導体基板上の第1の絶縁膜に複数の配線溝を形成する工程、
(b)前記複数の配線溝のそれぞれの内部を含む前記第1の絶縁膜上に第1の導体膜を形成する工程、
(c)前記複数の配線溝の外部の前記第1の導体膜を除去することによって、前記複数の配線溝のそれぞれの内部に前記第1の導体膜からなる配線を形成する工程、
(d)後の工程で形成される前記配線の上面を露出するスルーホールの下部領域及びその周辺領域の前記第1の絶縁膜を残し、前記各領域以外の前記第1の絶縁膜を除去する工程、
(e)前記第1の絶縁膜が除去された前記配線間のスペース領域に空隙を残しつつ、前記配線上に第2の絶縁膜を形成する工程、
(f)前記配線の上部の前記第2の絶縁膜を貫通するスルーホールを形成する工程、
(g)前記スルーホールの内部に第2の導体膜を形成する工程。
【0013】
本発明による半導体装置の製造方法は、以下の工程を有する。
(a)半導体基板上の第1の絶縁膜に複数の配線溝を形成する工程、
(b)前記複数の配線溝のそれぞれの内部を含む前記第1の絶縁膜上に第1の導体膜を形成する工程、
(c)前記複数の配線溝の外部の前記第1の導体膜をCMP法で除去することによって、前記複数の配線溝のそれぞれの内部に前記第1の導体膜からなる配線を形成する工程、
(d)前記第1の絶縁膜上及び前記複数の配線上に第1のバリア絶縁膜を形成する工程、
(e)後の工程で形成される前記配線の上面を露出するスルーホールの下部領域及びその周辺領域の前記第1のバリア絶縁膜及び前記第1の絶縁膜を残し、前記各領域以外の前記第1のバリア絶縁膜及び前記第1の絶縁膜を除去する工程、
(f)前記第1のバリア絶縁膜上及び前記配線の側面及び上面上に第2のバリア絶縁膜を形成する工程、
(g)前記第1のバリア絶縁膜及び前記第1の絶縁膜が除去された前記配線間のスペース領域に空隙を残しつつ、前記第2のバリア絶縁膜上に第2の絶縁膜を形成する工程、
(h)前記配線の上部の前記第1のバリア絶縁膜と前記第2のバリア絶縁膜と前記第2の絶縁膜とを貫通するスルーホールを形成する工程、
(i)前記スルーホールの内部に第2の導体膜を形成する工程。
【0014】
本発明による半導体装置の製造方法は、以下の工程を有する。
(a)半導体基板上に第1の導体膜を形成する工程、
(b)フォトレジストパターンをマスクにしたドライエッチング法により、前記第1の導体膜を選択的に除去して複数の第1の配線を形成する工程、
(c)前記配線上及び前記配線間のスペース領域に第1の絶縁膜を形成する工程、
(d)後の工程で形成される前記配線の上面を露出するスルーホールの下部領域及びその周辺領域の前記第1の絶縁膜を残し、前記各領域以外の前記第1の絶縁膜を除去する工程、
(e)前記第1の絶縁膜が除去された前記配線間のスペース領域に空隙を残しつつ、前記配線上に第2の絶縁膜を形成する工程、
(f)前記配線の上部の前記第1の絶縁膜と前記第2の絶縁膜とを貫通するスルーホールを形成する工程、
(g)前記スルーホールの内部に第2の導体膜を形成する工程。
【発明の効果】
【0015】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明
すれば以下のとおりである。配線間の絶縁破壊耐性を向上させることができ、また、ミスアライメント・ビア(合わせズレしたビア)を対策しつつ、配線間の容量を低減することができる。
【図面の簡単な説明】
【0016】
【図1】本発明の一実施の形態である半導体装置のレイアウトの平面図である。
【図2】本発明の一実施の形態である半導体装置の製造工程中における、図1のA−A線の要部平面図である。
【図3】図2のA−A線の断面図である。
【図4】図3に続く半導体装置の製造工程中における要部断面図である。
【図5】図4に続く半導体装置の製造工程中における要部断面図である。
【図6】図5に続く半導体装置の製造工程中における要部断面図である。
【図7】図6のA−A線の平面図である。
【図8】図7に続く半導体装置の製造工程中における要部断面図である。
【図9】図8に続く半導体装置の製造工程中における要部断面図である。
【図10】図9に続く半導体装置の製造工程中における要部断面図である。
【図11】図7に続く、本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図12】図11に続く半導体装置の製造工程中における要部の断面図である。
【図13】図12に続く半導体装置の製造工程中における要部の断面図である。
【図14】図13に続く半導体装置の製造工程中における要部断面図である。
【図15】図14に続く半導体装置の製造工程中における要部断面図である。
【図16】図13に続く本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図17】図16に続く半導体装置の製造工程中における要部断面図である。
【図18】図10、図15に続く半導体装置の製造工程中における要部断面図である。
【図19】図18のA−A線の平面図である。
【図20】図19に続く半導体装置の製造工程中における要部断面図である。
【図21】図20に続く半導体装置の製造工程中における要部断面図である。
【図22】図21に続く半導体装置の製造工程中における要部断面図である。
【図23】図22に続く半導体装置の製造工程中における要部断面図である。
【図24】図23に続く半導体装置の製造工程中における要部断面図である。
【図25】図24に続く半導体装置の製造工程中における要部断面図である。
【図26】図25に続く半導体装置の製造工程中における要部断面図である。
【図27】図26のA−A線の平面図である。
【図28】図27に続く半導体装置の製造工程中における要部断面図である。
【図29】図28に続く半導体装置の製造工程中における要部断面図である。
【図30】図29に続く半導体装置の製造工程中における要部断面図である。
【図31】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図32】図3に続く、本発明の他の実施の形態である半導体装置の製造工程中における要部断面図である。
【図33】図32に続く半導体装置の製造工程中における要部断面図である。
【図34】図33に続く半導体装置の製造工程中における要部断面図である。
【図35】図34に続く半導体装置の製造工程中における要部断面図である。
【図36】図35に続く半導体装置の製造工程中における要部断面図である。
【図37】図36に続く半導体装置の製造工程中における要部断面図である。
【図38】図37に続く半導体装置の製造工程中における要部断面図である。
【図39】図38に続く半導体装置の製造工程中における要部断面図である。
【図40】図39に続く半導体装置の製造工程中における要部断面図である。
【図41】図40に続く半導体装置の製造工程中における要部断面図である。
【図42】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【発明を実施するための形態】
【0017】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【実施例1】
【0018】
まず、本発明者らによって検討された上記銅を主導体層とした埋込み配線間におけるTDDB寿命の劣化原因について説明する。なお、TDDB(Time Dependence on Dielectric Breakdown)寿命とは、絶縁破壊の時間的依存性を客観的に計る尺度であって、所定の温度(例えば140℃)の測定条件下で電極間に比較的高い電圧を加え、電圧印加から絶縁破壊までの時間を印加電界に対してプロットしたグラフを作成し、このグラフから実際の使用電界強度(例えば0.2MV/cm)に外挿して求めた時間(寿命)をいう。
【0019】
TDDB寿命の劣化は、一般に配線材料に適用された銅が周辺に拡散し、これが配線間の絶縁破壊耐圧を低下させると考えられている。しかし、本発明者らによる検討結果によれば銅の拡散現象は、次のような要因が支配的である。すなわち、第1は、隣接配線間の絶縁膜中を拡散する銅は、原子状の銅よりも、酸化銅(CuO)あるいは銅シリサイドから供給されるイオン化銅が配線間の電位でドリフトし拡散する要因が支配的である。第2は、銅の拡散経路は銅配線が形成された絶縁膜と配線キャップ膜(バリア絶縁膜)との界面が支配的である。そして、これらのことから、TDDB寿命の劣化が、次のようなメカニズムによるものであることが分かった。
【0020】
すなわち、銅を主導体膜とする埋込み配線の表面には、CMP後の表面プロセスにより酸化銅(CuO)が形成されたり、また、キャップ膜(窒化シリコン膜)の形成の際に銅シリサイド(CuSix)が形成されたりする。このような酸化銅あるいは銅シリサイドは、純粋な銅と比較してイオン化され易い。このようにしてイオン化された銅は配線間の電界によりドリフトされ、配線間の絶縁膜に拡散される。一方、上記埋込み配線を形成する絶縁膜(酸化シリコン膜)とキャップ膜(窒化シリコン膜)との界面は、CMPダメージ、有機物またはダングリングボンドが多く形成され、不連続であり、密着性にも乏しい。このようなダングリングボンドの存在は、上記銅イオンの拡散を助長する作用を有し、銅イオンは界面に沿ってドリフトされ拡散する。すなわち、配線間の前記界面にリークパスが形成される。リークパスを流れるリーク電流は、長時間のリーク作用と電流による熱ストレスも加わり、その後、加速度的に電流値が増加して絶縁破壊に至る(TDDB寿命の低下)。
【0021】
そこで、本実施の形態においては、上記リークパスとして作用する界面であるCMP面(CMPで研磨された面)を同層配線間から無くして、TDDB特性を改善させることを検討した。更に、合わせズレしたビアを対策し、かつ配線間の寄生容量を低減させることも検討した。
【0022】
本実施の形態の半導体装置およびその製造工程について、図面を参照して説明する。図1は、本発明の実勢の形態である集積回路チップ9のレイアウトの平面図である。一般的な集積回路では、RAM(Random Access Memory)等の密集パターン部19aと周辺回路等を含む疎パターン部19bからなる。密集パターン部19aでは、配線パターン及びコンタクト、スルーホールが密集している。一方、疎パターン部19bでは、比較的配線間スペースにゆとりがあり、また接続されるスルーホールの数が、密集パターン部19aに比べ、少ないという特徴を持つ。
【0023】
図2は、本発明の一実施の形態である半導体装置、例えばCMISFET(Complementary Metal Insulator Semiconductor Field Effect Transistor)、の製造工程中の要部平面図であり、図1のA−Aを抜粋した平面図である。図3は図1のA−A断面図である。図2および図3に示すように、例えば1〜10Ωcm程度の比抵抗を有するp型の単結晶シリコンなどからなるウエハまたは半導体基板1は、その主面に素子分離領域2が形成されている。素子分離領域2は酸化シリコンなどからなり、例えばSTI(Shallow Trench Isolation)法またはLOCOS(Local Oxidization of Silicon )法などにより形成される。
【0024】
半導体基板1には、その主面から所定の深さに渡ってp型ウエル3およびn型ウエル4が形成されている。p型ウエル3は、例えばホウ素などの不純物をイオン注入することなどによって形成され、n型ウエル4は、例えばリンなどの不純物をイオン注入することなどによって形成される。
【0025】
p型ウエル3の領域では、素子分離領域2で囲まれた活性領域に、nチャネル型のMISFET(Qn)が形成されている。また、n型ウエル4の領域では、素子分離領域2で囲まれた活性領域に、pチャネル型のMISFET(Qp)が形成されている。n型MISFET(Qn)およびp型MISFET(Qp)のゲート絶縁膜5は、例えば薄い酸化シリコン膜、または酸窒化シリコン膜などからなり、例えば熱酸化法などによって形成される。
【0026】
n型MISFET(Qn)およびp型MISFET(Qp)のゲート電極6は、例えば、低抵抗の多結晶シリコン膜上にチタンシリサイド(TiSix)層またはコバルトシリサイド(CoSix)層10を積層することにより形成されている。ゲート電極6の側壁上には、例えば酸化シリコンなどからなる側壁スペーサまたはサイドウォール7が形成されている。
【0027】
n型MISFET(Qn)のソースおよびドレイン領域である、n型の半導体領域8は、例えば、サイドウォール7の形成後に、p型ウエル3のゲート電極6およびサイドウォール7の両側の領域にリンなどの不純物をイオン注入することにより形成される。p型MISFET(Qp)のソースおよびドレイン領域である、p型の半導体領域9は、例えば、サイドウォール7の形成後に、n型ウエル4のゲート電極6およびサイドウォール7の両側の領域にホウ素などの不純物をイオン注入することにより形成される。また、n型半導体領域8およびp型の半導体領域9の上面の一部には、例えばチタンシリサイド層またはコバルトシリサイド層などのようなシリサイド層10が形成されている。
【0028】
このような半導体基板1上には、ゲート電極6およびサイドウォール7を覆うように、窒化シリコン膜11が形成されている。また、絶縁膜12には、ゲート電極6間の狭いスペースを埋め込み可能なリフロー性の高い絶縁膜、例えばBPSG(Boron-doped Phospho Silicate Glass)膜などからなる。絶縁膜12には、コンタクトホール13が形成されている。コンタクトホール13の底部では、半導体基板1の主面の一部、例えばn型の半導体領域8およびp型の半導体領域9の一部、やゲート電極6の一部などが露出されている。
【0029】
このコンタクトホール13内には、タングステン(W)などからなる導体膜が形成されている。例えば窒化チタン膜を形成した後、タングステン膜をCVD(Chemical Vapor Deposition)法によって窒化チタン膜上にコンタクトホール13を埋めるように形成し、絶縁膜12上の不要なタングステン膜および窒化チタン膜をCMP(Chemical Mechanical Polishing)法またはエッチバック法などによって除去することにより形成される。
【0030】
スルーホール13が埋め込まれた絶縁膜12上には、例えば絶縁膜14a及び絶縁膜14bから成る層間絶縁膜に溝を形成した後、タングステンなどからなる導体膜を埋め込みCMP(Chemical Mechanical Polishing)法で余剰の導体膜を除去して作製するダマシン(Damascene)法によって、 第1層配線15が形成されている。第1層配線15は、スルーホール13を介してn型MISFET(Qn)およびp型MISFET(Qp)のソース・ドレイン用の半導体領域8および9やゲート電極6と電気的に接続されている。第1層配線15は、タングステンに限定されず種々変更可能であり、例えばアルミニウム(Al)またはアルミニウム合金などの単体膜あるいはこれらの単体膜の上下層の少なくとも一方にチタン(Ti)や窒化チタン(TiN)などのような金属膜を形成した積層金属膜としても良い。
【0031】
絶縁膜14aはダマシン法によって溝加工する場合、エッチングストッパー膜としての役割を持ち、抵抗ばらつきを低減させることができる。絶縁膜14aとして、例えば窒化シリコン(SixNy)膜、炭化シリコン(SiC)膜または炭窒化シリコン(SiCN)膜を用いても良い。これら窒化シリコン膜、炭化シリコン膜または炭窒化シリコン膜は、例えばプラズマCVD法によって形成することができる。プラズマCVD法で形成された炭化シリコン膜としては、例えばBLOk(AMAT社製、比誘電率=4.3〜5.0)がある。その形成に際しては、例えばトリメチルシランとヘリウム(またはN2、NH3)との混合ガスを用いる。
【0032】
絶縁膜14bには、酸化シリコン膜(たとえばTEOS(Tetraethoxysilane)酸化膜)を用いる。さらに、配線間容量低減のため、絶縁膜14bには、例えば有機ポリマーまたは有機シリカガラスなどのような低誘電率材料(いわゆるLow−K絶縁膜、Low−K材料)からなる。なお、低誘電率な絶縁膜(Low−K絶縁膜)とは、パッシベーション膜に含まれる酸化シリコン膜(たとえばTEOS(Tetraethoxysilane)酸化膜)の誘電率よりも低い誘電率を有する絶縁膜を例示できる。一般的には、TEOS酸化膜の比誘電率ε=4.1〜4.2程度以下を低誘電率な絶縁膜と言う。
【0033】
上記低誘電率材料としての有機ポリマーには、例えばSiLK(米The Dow Chemical Co製、比誘電率=2.7、耐熱温度=490℃以上、絶縁破壊耐圧=4.0〜5.0MV/Vm)またはポリアリルエーテル(PAE)系材料のFLARE(米Honeywell Electronic Materials製、比誘電率=2.8、耐熱温度=400℃以上)がある。このPAE系材料は、基本性能が高く、機械的強度、熱的安定性および低コスト性に優れるという特徴を有している。上記低誘電率材料としての有機シリカガラス(SiOC系材料)には、例えばHSG−R7(日立化成工業製、比誘電率=2.8、耐熱温度=650℃)、Black Diamond(米Applied Materials,Inc製、比誘電率=3.0〜2.4、耐熱温度=450℃)またはp−MTES(日立開発製、比誘電率=3.2)がある。この他のSiOC系材料には、例えばCORAL(米Novellus Systems,Inc製、比誘電率=2.7〜2.4、耐熱温度=500℃)、Aurora2.7(日本エー・エス・エム社製、比誘電率=2.7、耐熱温度=450℃)がある。
【0034】
また、他に絶縁膜14bの低誘電率材料には、例えばFSG(SiOF系材料)、HSQ(hydrogen silsesquioxane)系材料、MSQ(methyl silsesquioxane)系材料、ポーラスHSQ系材料、ポーラスMSQ材料またはポーラス有機系材料を用いることもできる。上記HSQ系材料には、例えばOCD T−12(東京応化工業製、比誘電率=3.4〜2.9、耐熱温度=450℃)、FOx(米Dow Corning Corp.製、比誘電率=2.9)またはOCL T−32(東京応化工業製、比誘電率=2.5、耐熱温度=450℃)などがある。上記MSQ系材料には、例えばOCD T−9(東京応化工業製、比誘電率=2.7、耐熱温度=600℃)、LKD−T200(JSR製、比誘電率=2.7〜2.5、耐熱温度=450℃)、HOSP(米Honeywell Electronic Materials製、比誘電率=2.5、耐熱温度=550℃)、HSG−RZ25(日立化成工業製、比誘電率=2.5、耐熱温度=650℃)、OCL T−31(東京応化工業製、比誘電率=2.3、耐熱温度=500℃)またはLKD−T400(JSR製、比誘電率=2.2〜2、耐熱温度=450℃)などがある。
【0035】
上記ポーラスHSQ系材料には、例えばXLK(米Dow Corning Corp.製、比誘電率=2.5〜2)、OCL T−72(東京応化工業製、比誘電率=2.2〜1.9、耐熱温度=450℃)、Nanoglass(米Honeywell Electronic Materials製、比誘電率=2.2〜1.8、耐熱温度=500℃以上)またはMesoELK(米Air Productsand Chemicals,Inc、比誘電率=2以下)がある。上記ポーラスMSQ系材料には、例えばHSG−6211X(日立化成工業製、比誘電率=2.4、耐熱温度=650℃)、ALCAP−S(旭化成工業製、比誘電率=2.3〜1.8、耐熱温度=450℃)、OCLT−77(東京応化工業製、比誘電率=2.2〜1.9、耐熱温度=600℃)、HSG−6210X(日立化成工業製、比誘電率=2.1、耐熱温度=650℃)またはsilica aerogel(神戸製鋼所製、比誘電率1.4〜1.1)などがある。上記ポーラス有機系材料には、例えばPolyELK(米Air Productsand Chemicals,Inc、比誘電率=2以下、耐熱温度=490℃)などがある。上記SiOC系材料、SiOF系材料は、例えばCVD法によって形成されている。例えば上記Black Diamondは、トリメチルシランと酸素との混合ガスを用いたCVD法などによって形成される。また、上記p−MTESは、例えばメチルトリエトキシシランとN2Oとの混合ガスを用いたCVD法などによって形成される。それ以外の上記低誘電率の絶縁材料は、例えば塗布法で形成されている。
【0036】
このようなLow−K材料を用いた場合には、絶縁膜14b上には、Low−Kキャップ用の絶縁膜が必要な場合がある。Low−Kキャップ用の絶縁膜には、例えば二酸化シリコン(SiO2)に代表される酸化シリコン(SiOx)膜や、比較的膜強度が高いpSiOC膜を用いる。これらのLow−kキャップ膜は、CMP処理時における絶縁膜14b機械的強度の確保、表面保護および耐湿性の確保などのような機能を有している。
【0037】
第1層配線の上部には、絶縁膜16および17からなるスルーホール層間構造があり、第1層配線を作製したときと同じく、絶縁膜16および17は、絶縁膜14a及び14bと同様な方法及び材料で作製することが可能である。この絶縁膜16および17には、第1層配線15の一部が露出するビアまたはスルーホール18が形成されている。このスルーホール18内には、例えばタングステンなどからなる導体膜が埋め込まれている。
【0038】
図4〜6は、図2に続く半導体装置の製造工程中における要部断面図を示している。なお、理解を簡単にするために、図4〜6では、図3の絶縁膜17より下の構造に対応する部分は図示を省略している。
【0039】
まず、本実施の形態においては、図4に示されるように、スルーホール18が埋め込まれた絶縁膜17上に絶縁膜20をプラズマCVD法などによって形成する。絶縁膜20は、例えばプラズマCVD法によって形成された窒化シリコン膜からなり、その厚さは、例えば25nm〜50nm程度である。絶縁膜20の他の材料として、例えばプラズマCVD法で形成された炭化シリコン膜、プラズマCVD法で形成されたSiCN膜またはプラズマCVD法で形成された酸窒化シリコン(SiON)膜の単体膜を用いても良い。これらの膜を用いた場合、窒化シリコン膜に比べて誘電率を大幅に下げることができるので、配線容量を低減することができ、半導体装置の動作速度を向上させることができる。プラズマCVD法で形成された炭化シリコン膜には、例えば上記BLOk(AMAT社製)がある。また、SiCN膜の成膜に際しては、例えばヘリウム(He)と、アンモニア(NH3)と、トリメチルシラン(3MS)との混合ガスが用いられる。また、プラズマCVD法で形成された酸窒化シリコン膜としては、例えばPE−TMS(Canon製、誘電率=3.9)があり、その形成に際しては、例えばトリメトキシシラン(TMS)ガスと酸化窒素(N2O)ガスとの混合ガスが用いられる。
【0040】
次に、絶縁膜20上に絶縁膜21を形成する。絶縁膜21には、上記Low−K材料、例えばSiOF膜やSiOC膜のようなLow−K絶縁膜を用いる。また、絶縁膜21上にキャップ成膜する絶縁膜22には、例えば酸化シリコン膜等を用いる。工程を簡単にするために、絶縁膜22を省略し、絶縁膜21に酸化シリコン、SiOC膜単体を用いることも可能である。
【0041】
次に、絶縁膜22上に反射防止膜23およびフォトレジスト膜を順に形成し、露光によりフォトレジスト膜をパターン化してフォトレジストパターン24を形成する。そして、フォトレジストパターン24をエッチングマスクにしたドライエッチング法により、反射防止膜23を選択的に除去する。その後、フォトレジストパターン24をエッチングマスクにしたドライエッチング法により、絶縁膜22、21を選択的に除去し、開口部を形成する。それから、アッシングを行い、フォトレジストパターン24および反射防止膜23をアッシングして除去した後、最後に絶縁膜22、21の開口部から露出する絶縁膜20をエッチングする。これにより、図5に示されるように、開口部または配線溝25が形成される。配線溝25の底面からはプラグ18の上面が露出される。なお、フォトレジストパターン24をエッチングマスクにしたドライエッチング法により、絶縁膜20、21および22を選択的に除去し、開口部または配線溝25を形成した後、フォトレジストパターン24および反射防止膜23を除去することもできる。
【0042】
次に、図6に示すように、基板1の主面上の全面に、例えば窒化チタン(TiN)などからなる厚さ5〜50nm程度の薄い導電性バリア膜(第1導体膜)26aをスパッタリング法などを用いて形成する。導電性バリア膜26aは、例えば後述の主導体膜形成用の銅の拡散を防止する機能および主導体膜のリフロー時に銅の濡れ性を向上させる機能などを有している。このような導電性バリア膜26aの材料としては、窒化チタンに代えて、銅と殆ど反応しない窒化タングステン(WN)または窒化タンタル(TaN)などのような高融点金属窒化物を用いることもできる。また、導電性バリア膜26aの材料として、高融点金属窒化物にシリコン(Si)を添加した材料や、銅と反応し難いタンタル(Ta)、チタン(Ti)、タングステン(W)、チタンタングステン(TiW)合金などのような高融点金属や、絶縁膜との密着性が良いTaNとCuの濡れ性が良いTaを組み合わせたTaN/Ta積層バリアを用いることもできる。
【0043】
続いて、導電性バリア膜26a上に、例えば厚さ800〜1600nm程度の相対的に厚い銅からなる主導体膜(第2導体膜)26bを形成する。主導体膜26bは、例えばCVD法、スパッタリング法またはめっき法などを用いて形成することができる。その後、例えば150〜400℃程度の非酸化性雰囲気(例えば水素雰囲気や窒素雰囲気)中において基板1に対して熱処理を施すことにより主導体膜26bをリフローさせ、銅を配線溝25の内部に隙間なく埋め込む。
【0044】
次に、主導体膜26b、導電性バリア膜26aをCMP法によって研磨する。これにより、図6に示すように、相対的に薄い導電性バリア膜26aと相対的に厚い主導体膜26bとからなる第2層配線(配線)26を配線溝25内に形成する。第2層配線26は、プラグ18を介して第1層配線15と電気的に接続されている。
【0045】
図7は、図6に対応する領域の要部平面図を示している。図7では、第2層配線26と、第2層配線と上層に接続されるスルーホールの形成位置27が示されている。このスルーホール位置が、リソグラフィープロセスにおける露光装置によって合わせズレが発生し、さらにスルーホール下部に空隙(エアギャップ)が存在した場合、その後、洗浄液やCuめっき液が浸透していまい、電気的接続不良や容量増加の問題を引き起こす。したがって、この合わせズレしたスルーホール(ミスアライメント・スルーホール)を対策するためには、合わせズレが発生してもビア下部に絶縁膜のリザーバーが存在して通常層間構造と同じ状態になるように、リザーバー形成位置28を設定する必要がある。図8以降に、このリザーバー形成方法を説明する。
【0046】
図8は図7に続く、図7のA−A断面図である。なお、図8においても、図3の絶縁膜17より下の構造に対応する部分は図示を省略している。絶縁膜22及び第2層配線26上に、バリア絶縁膜29を20〜50nm成膜する。絶縁膜29は、例えば窒化シリコン膜からなり、銅配線のバリア絶縁膜として機能する。従って、絶縁膜29は、第2層配線26の主導体膜26b中の銅が、後で形成される層間絶縁膜36中に拡散するのを抑制または防止する。絶縁膜29の他の材料として、例えば炭化シリコン(SiC)膜、炭窒化シリコン(SiCN)膜または酸窒化シリコン(SiON)膜の単体膜を用いても良い。これらの膜を用いた場合、窒化シリコン膜に比べて誘電率を大幅に下げることができるので、配線容量を低減することができ、半導体装置の動作速度を向上させることができる。プラズマCVD法で形成された炭化シリコン膜には、例えばBLOk(AMAT社製)がある。その成膜ガスは、上記した通りである。上記SiCN膜の成膜に際しては、例えばヘリウム(He)と、アンモニア(NH3)と、トリメチルシラン(3MS)との混合ガスを用いる。また、上記プラズマCVD法で形成された酸窒化シリコン膜としては、例えばPE−TMS(Canon製、誘電率=3.9)がある。上記酸窒化シリコン膜の形成に際しては、例えばトリメトキシシラン(TMS)ガスと酸化窒素(N2O)ガスとの混合ガスを用いる。
【0047】
その後、絶縁膜29上にフォトレジスト膜を順に形成し、露光によりフォトレジスト膜をパターン化してフォトレジストパターン30を形成する。この際に、絶縁膜29は、フォトレジストパターン30と銅配線26との反応防止膜として機能する。このようなリザーバー層形成の際、さらに精度を向上させるため、フォトレジスト膜の下部、バリア絶縁膜29の上部に反射防止膜を用いることも可能である。このように、リザーバー用フォトレジストパターンと下層配線の間に少なくとも絶縁膜層1層以上を挿入する構造が重要である。
【0048】
そして、フォトレジストパターン30をエッチングマスクにしたドライエッチング法により、絶縁膜29、22、21、20を選択的に除去し、開口部を形成する(図9)この際、半導体基板1をプラズマCVD装置の処理室内に配置し、CF4ガスを導入してプラズマ電源を印加することにより、基板1(特に第2層配線26が露出するCMP面)に対して、CF4プラズマ処理を施し、絶縁膜29、22、21、20を除去する。このようなCF4プラズマ処理により、26bのCu配線表面は、一時的に有機系副生成物やフッ化系副生成物が僅かに生じるが、その後に実施する後洗浄(たとえば、有機酸洗浄、フッ酸洗浄、有機アルカリ洗浄あるいはそれらの混合溶液による洗浄)や、水素アニール処理によって除去できる。また、絶縁膜21にSiLK等のシリコンを含まない有機膜を用いた場合、絶縁膜21のエッチングには、アンモニアやN2/H2混合ガス等の還元性プラズマを用いる。なお、プラズマ処理とは、プラズマ状態にある環境に、基板表面、あるいは、基板上に絶縁膜、金属膜等のような部材が形成されている時にはその部材表面を暴露し、プラズマの化学的、機械的(ボンバードメント)作用を表面に与えて処理することをいう。また、還元性雰囲気のプラズマとは、還元作用、すなわち、酸素を引き抜く作用を有するラジカル、イオン、原子、分子等の反応種が支配的に存在するプラズマ環境をいう。
【0049】
図10は、図9に続く半導体装置の製造工程中における要部断面図を示している。なお、図10においても、図2の絶縁膜17より下の構造に対応する部分は図示を省略している。絶縁膜22、21、20が除去された後、後洗浄を行い、その後、半導体基板1の主面の全面上に絶縁膜31をプラズマCVD法などによって形成する。すなわち、第2層配線26の上面および側面、リザーバー形成に用いたバリア絶縁膜29、絶縁膜17を覆うように、絶縁膜31を20〜50nm成膜する。絶縁膜31は、例えば窒化シリコン膜からなり、銅配線のバリア絶縁膜として機能する。従って、絶縁膜31は、第2層配線26の主導体膜26b中の銅が、後で形成される層間絶縁膜36中に拡散するのを抑制または防止する。絶縁膜31の他の材料として、例えば炭化シリコン(SiC)膜、炭窒化シリコン(SiCN)膜または酸窒化シリコン(SiON)膜の単体膜を用いても良い。これらの膜を用いた場合、窒化シリコン膜に比べて誘電率を大幅に下げることができるので、配線容量を低減することができ、半導体装置の動作速度を向上させることができる。プラズマCVD法で形成された炭化シリコン膜には、例えばBLOk(AMAT社製)がある。その成膜ガスは、上記した通りである。上記SiCN膜の成膜に際しては、例えばヘリウム(He)と、アンモニア(NH3)と、トリメチルシラン(3MS)との混合ガスを用いる。また、上記プラズマCVD法で形成された酸窒化シリコン膜としては、例えばPE−TMS(Canon製、誘電率=3.9)がある。上記酸窒化シリコン膜の形成に際しては、例えばトリメトキシシラン(TMS)ガスと酸化窒素(N2O)ガスとの混合ガスを用いる。
【0050】
図10に示すように、このように作製した配線構造では、スルーホールが作製される領域のバリア絶縁膜は、スルーホールが形成されない配線の上部及び側部に対して、相対的に厚くなるという構造が出来上がる。スルーホール下部のバリア絶縁膜は、スルーホール加工の際、エッチングストッパー層としての役割も持つため、約40〜50nm以上は必要である。したがって、例えばバリア絶縁膜29及び31を各25nmずつ成膜すれば、スルーホールが存在する可能性があるリザーバー領域では、バリア絶縁膜は50nmとなり、その他の配線周囲ではバリア絶縁膜31の25nmのみで、容量低減とスルーホール加工マージンの確保を効率的に達成することができる。
【0051】
次に、図11〜図17については、上記図8〜図10で述べた内容とは異なるリザーバー形成方法について説明する。図11は図7に続く、本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。図8〜図10で述べたスルーホール・リザーバー形成方法では、レジストマスクパターン30によるエッチングのため、ドライエッチ装置によっては、Cu残渣膜がバリア絶縁膜29や第2層配線26の周囲に発生してしまう可能性がある。そこで、図11〜図15に、ドライエッチ装置に関わらず、リザーバーを形成する方法を述べる。まず、図11に示すように、バリア絶縁膜29上に、さらに絶縁膜32を、例えばシリコン酸化膜やSiOC膜を100〜400nm成膜する。その後、絶縁膜32上にフォトレジスト膜を順に形成し、露光によりフォトレジスト膜をパターン化してフォトレジストパターン33を形成する。このようなリザーバー層形成の際、さらに精度を向上させるため、フォトレジスト膜の下部、バリア絶縁膜32の上部に反射防止膜を用いることも可能である。
【0052】
次に、図12に示すように、フォトレジストパターン33をマスクにして絶縁膜32をエッチングし、バリア絶縁膜29上で一度エッチングを止める。ここで、図13に示すようにアッシングを行い、レジストパターン33を除去する。こうすることによって、レジスト側壁にリスパッタされるCu残渣膜を防止することができる。この後は、図14に示すように、絶縁膜用マスク32を用いて、絶縁膜29、22、21、20をエッチングする。その後、後洗浄や水素アニール処理を行った後、バリア絶縁膜31を、第2層配線26の上面および側面、リザーバー形成に用いたバリア絶縁膜29、絶縁膜17を覆うように、絶縁膜31を20〜50nm成膜する。このようなプロセスによって、図15に示すように、図10と等価な配線構造が得られる。
【0053】
また、別の実施形態として、図16は図13に続く、本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。絶縁膜パターン32を用いて絶縁膜22、21、20をエッチングする際、絶縁膜32とバリア絶縁膜29の選択比が低い場合、バリア絶縁膜29を完全に取り去った後、図17に示すように、絶縁膜22、第2層配線26および絶縁膜17上に、新しいバリア絶縁膜34を成膜する。絶縁膜34は、例えば窒化シリコン膜からなり、銅配線のバリア絶縁膜として機能する。従って、絶縁膜34は、第2層配線26の主導体膜26b中の銅が、後で形成される層間絶縁膜36中に拡散するのを抑制または防止する。絶縁膜34の他の材料として、例えば炭化シリコン(SiC)膜、炭窒化シリコン(SiCN)膜または酸窒化シリコン(SiON)膜の単体膜を用いても良い。これらの膜を用いた場合、窒化シリコン膜に比べて誘電率を大幅に下げることができるので、配線容量を低減することができ、半導体装置の動作速度を向上させることができる。プラズマCVD法で形成された炭化シリコン膜には、例えばBLOk(AMAT社製)がある。その成膜ガスは、上記した通りである。上記SiCN膜の成膜に際しては、例えばヘリウム(He)と、アンモニア(NH3)と、トリメチルシラン(3MS)との混合ガスを用いる。また、上記プラズマCVD法で形成された酸窒化シリコン膜としては、例えばPE−TMS(Canon製、誘電率=3.9)がある。上記酸窒化シリコン膜の形成に際しては、例えばトリメトキシシラン(TMS)ガスと酸化窒素(N2O)ガスとの混合ガスを用いる。
【0054】
図18は図10または図15に続く、本発明の実施の形態である半導体装置の製造工程中の要部断面図である。バリア絶縁膜31上に、絶縁膜36、37を成膜する。絶縁膜36には、SiOFやSiOCといったLow−K絶縁膜、絶縁膜37にはLow−K絶縁膜のキャップとしてシリコン酸化膜等を用いる。工程簡略化のために、絶縁膜37を省略し、シリコン酸化膜やSiOC膜等の絶縁膜36単体を成膜することも可能である。
【0055】
本実施の形態においては、最近接配線間(最小隣接配線間、最小ピッチ配線間)では絶縁膜36がコンフォーマルには成膜されない条件で、絶縁膜36を成膜する。ここで、最近接配線とは、同層配線において隣接する配線同士の間隔(隣接配線間距離)が最小である配線に対応する。最近接配線間では、寄生容量の低減がより重要である。
【0056】
最近接配線間では、絶縁膜36の堆積が進行するに従って、対向する配線側面(配線対向面)の上部近傍での堆積物に遮られて徐々に反応種が下方に入り込みにくくなる。このため、対向する配線側面の下部近傍での堆積速度は上部近傍での堆積速度に比べて小さくなる。従って、対向する配線側面上に堆積された絶縁膜36の厚みは均一にはならず、上部近傍での厚みが下部近傍よりも厚くなる。このような現象は、第2層配線26の最近接配線間、すなわち第2層配線26のうちの最も近接した配線同士の間では、より顕著である。
【0057】
このため、第2層配線26の最近接配線間では、絶縁膜36は第2層配線26の形状を反映したコンフォーマルな形状にはならず、図18に示されるような空隙(エアギャップ)35が生じる。また、絶縁膜36の成膜には、プラズマCVD法などを用いることができ、絶縁膜36の成膜条件を調整することなどにより、上述のような空隙(エアギャップ)部分35を最近接配線間に容易に形成することができる。また、本実施の形態では、第2層配線26の上面および側面をバリア絶縁膜としての絶縁膜31で覆うので、第2層配線26において導電性バリア膜26aを省略し、銅からなる主導体膜26bだけで第2層配線26を形成することもできる。絶縁膜36、37を成膜後、配線間に発生した段差を解消するため、層間CMPを行い平坦化する。
【0058】
次に、図19に示すように絶縁膜39を成膜後、絶縁膜39上に反射防止膜40およびフォトレジスト膜を順に形成し、露光によりフォトレジスト膜をパターン化してフォトレジストパターン41を形成する。そして、フォトレジストパターン41をエッチングマスクにしたドライエッチング法により、反射防止膜40および絶縁膜39を選択的に除去し、アッシングを行い反射防止膜及びフォトレジスト膜を除去する。その結果、図20に示すように、後に配線溝となる開口部42が作製できる。
【0059】
次に、スルーホールを形成するためのパターニングを行う。図21に示すように、絶縁膜37及び39上に、反射防止膜43およびフォトレジスト膜を順に形成し、露光によりフォトレジスト膜をパターン化してフォトレジストパターン44を形成する。 図22は、図21に続く半導体装置の製造工程中における図2に対応する領域の要部平面図を示している。図22では、第2層配線位置26cと第2層配線と第3層配線に接続される合わせズレしたスルーホール位置38、第2層配線の周囲に形成されたリザーバー形成位置28が示されている。ここでは、スルーホール38が、図21のビアパターンの露光時に、実際に合わせズレした位置を示している。
【0060】
図23は図22に続く、図22のA−A断面図である。フォトレジストパターン44をエッチングマスクにしたドライエッチング法により、反射防止膜43および絶縁膜39、37、36を選択的に除去し、アッシングを行い反射防止膜及びフォトレジスト膜を除去して、スルーホール開口部45を形成する。
【0061】
次に、図24に示すように絶縁膜マスク39を用いて溝加工を行って溝開口部46を作製し、続いて図25に示すように、絶縁膜マスク39と同時にスルーホール下部に存在するバリア絶縁膜29及び31を同時に除去する。
【0062】
次に、基板1の主面上の全面に、例えば窒化チタン(TiN)などからなる厚さ5〜50nm程度の薄い導電性バリア膜(第1導体膜)47aをスパッタリング法などを用いて形成する。導電性バリア膜47aは、窒化チタン以外にも26aで上述した様々な材料を適用することができる。続いて、導電性バリア膜47a上に、例えば厚さ800〜1600nm程度の相対的に厚い銅からなる主導体膜(第2導体膜)47bを形成する。主導体膜47bは、例えばCVD法、スパッタリング法またはめっき法などを用いて形成することができる。その後、例えば150〜400℃程度の非酸化性雰囲気(例えば水素雰囲気や窒素雰囲気)中において基板1に対して熱処理を施すことにより主導体膜47bをリフローさせ、銅を配線溝45及び46の内部に隙間なく埋め込む。
【0063】
次に、主導体膜47b、導電性バリア膜47aをCMP法によって研磨する。これにより、図26に示すように、相対的に薄い導電性バリア膜47aと相対的に厚い主導体膜47bとからなる第3層配線(配線)47を配線溝45及び46内に形成する。第3層配線47は、スルーホール45を介して第1層配線15、第2層配線26と電気的に接続されている。
【0064】
図27は、図26に続く半導体装置の製造工程中における図2に対応する領域の要部平面図を示している。図27では、第3層配線47と第2層配線と上層に接続されるスルーホールの形成位置49が示されている。図7の説明時と同様に、合わせズレしたスルーホール(ミスアライメント・スルーホール)を対策するため、第3層配線の限定された部分が通常層間構造と同じ状態になるように、リザーバー形成位置50を設定する。
【0065】
図28は図27に続く、図27のA−A断面図である。なお、図28においても、図3の絶縁膜17より下の構造に対応する部分は図示を省略している。絶縁膜37及び第3層配線47上に、バリア絶縁膜48を20〜50nm成膜する。絶縁膜48は、例えば窒化シリコン膜からなり、銅配線のバリア絶縁膜として機能する。従って、絶縁膜48は、第3層配線47の主導体膜47b中の銅が、後で形成される層間絶縁膜53中に拡散するのを抑制または防止する。絶縁膜48の他の材料として、例えば炭化シリコン(SiC)膜、炭窒化シリコン(SiCN)膜または酸窒化シリコン(SiON)膜の単体膜を用いても良い。これらの膜を用いた場合、窒化シリコン膜に比べて誘電率を大幅に下げることができるので、配線容量を低減することができ、半導体装置の動作速度を向上させることができる。作成方法は、図8及び絶縁膜29で上述した内容と同じであるため、省略する。
【0066】
次に、図7〜図10で述べたのと同様に、第3層配線47の周囲にリザーバー50を形成する。図28は、レジストマクスパターンによりバリア絶縁膜48、絶縁膜37、36をエッチング後、絶縁膜36、37、バリア絶縁膜48及び第3層配線47の上部及び側壁に、新たにバリア絶縁膜51を20〜50nm成膜する。絶縁膜51は、例えば窒化シリコン膜からなり、銅配線のバリア絶縁膜として機能する。従って、絶縁膜48は、第3層配線47の主導体膜47b中の銅が、後で形成される層間絶縁膜53中に拡散するのを抑制または防止する。絶縁膜48の他の材料として、例えば炭化シリコン(SiC)膜、炭窒化シリコン(SiCN)膜または酸窒化シリコン(SiON)膜の単体膜を用いても良い。これらの膜を用いた場合、窒化シリコン膜に比べて誘電率を大幅に下げることができるので、配線容量を低減することができ、半導体装置の動作速度を向上させることができる。作成方法は、図8及び絶縁膜29で上述した内容と同じであるため、省略する。
【0067】
次に図30に示すように、絶縁膜53、54を成膜し、絶縁膜CMPによって平坦化を行う。上層に続く場合も、図19〜図30で示した方法によって繰り返し、第4層配線以降の上層配線を形成することもできる。また、第1層配線15を、第2層配線26と同様にして形成した銅配線とし、第2層配線26を第3層配線47と同様にして形成した銅配線とすることもできる。
【0068】
本実施の形態によれば、同層配線間にCMP面(CMPで研磨された面)がない。すなわち、第2層配線26および第3層配線47を形成するためのCMP工程で研磨された絶縁膜21、22および36、37の大半は除去されており、第2層配線26および第3層配線47を覆うようにバリア絶縁膜31および51が形成されている。このため、第2層配線26および第3層配線47において、限定されたリザーバー領域以外では、同層配線の上面同士がCMP面を介して連結されることはない。これにより、配線間絶縁耐圧が向上し、TDDB寿命も向上させることができる。つまり、半導体装置の信頼性を高めることができる。
【0069】
また、最も容量低減が必要な同層配線における最近接配線間に、空隙(エアギャップ)35および52を形成するので、配線間容量を効率的に低減することができる。配線のバリア絶縁膜31および51に比較的誘電率の高い材料を用いたとしても、配線間容量の低減が可能である。また同層配線の隣接配線間距離が大きな領域では、配線間にエアギャップを形成せずLow−K材料を成膜する。このため、全体の機械的強度を維持することが可能となる。
【0070】
本実施の形態では、スルーホールとその下層配線と接続する周囲には、リザーバー28及び50による絶縁膜領域が形成されるが、その割合は最近接配線パターン領域に対して少ないため、エアギャップによる容量低減効果は充分に発揮できる。
【0071】
また、本実施の形態では、最近接配線間でなくとも、隣接配線間隔が比較的小さく、その間の寄生容量を低減したい配線間にはエアギャップ35または52を形成してもよい。配線間距離がどの程度の場合までエアギャップを形成するかは、バリア絶縁膜31または51の成膜条件や絶縁膜36または52の成膜条件などを調整することによって、制御することができる。これにより、配線パターン密度が高い領域では、隣接配線間にエアギャップを形成して配線間容量を低減し、配線パターン密度が低い領域では、配線間をLow−K材料で埋めて、機械的強度を維持することができる。
【0072】
本発明者は、実験およびシミュレーションにより、本実施の形態の配線構造の容量低減効果について調べた。比較例として、配線を埋め込むための絶縁膜および層間絶縁膜をLow−K材料で構成しかつ一般的なダマシン技術で形成された銅配線構造を用いた。
【0073】
その結果、本実施の形態の配線構造は、上記比較例に対して、配線間容量を20〜30%程度低減することができた。また、上層配線と下層配線の間の容量はほとんど変わらず、同層の配線間容量のみが減少した。このため、配線のクロストークの影響を低減できる。また、実効誘電率εr(上記比較例の銅配線構造ではεrは3.1程度)を2.3〜2.7程度へ大幅に低減することができた。従って、同世代のLow−K材料を層間絶縁膜に用いて、1世代以上先の低容量配線構造を実現できる。
【実施例2】
【0074】
図31は、本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。本実施の形態の半導体装置は、上記実施の形態1の第2層配線26および第3層配線47ように隣接配線間にエアギャップを形成しかつ隣接配線間をCMP面で接続しない配線層及びリザーバーを有した構造と、一般的な埋込配線技術を用いて形成された配線層とが組み合わされた多層配線構造を有している。図31において、第4層配線55上部の絶縁膜60の形成工程までは、上記実施の形態1の図4〜図10及び、図18〜図30までの製造工程とほぼ同様であるので、その説明は省略し、ここではそれ以降の製造工程について説明する。
【0075】
第5層以降の配線層は、一般的な埋込配線技術、例えば一般的なデュアルダマシン技術を用いて形成する。まず、絶縁膜60をCMPによって平坦化した後、第5層配線用を形成する。そして、デュアルダマシン技術を用いて、絶縁膜60、59、57、56に形成された配線溝に埋め込まれた第5層配線61を形成する。それから、第5層配線61の上面を含む絶縁膜60上に、窒化シリコン、炭化シリコン、炭窒化シリコンまたは酸窒化シリコン膜などからなる絶縁膜62を、バリア絶縁膜として形成する。その後、絶縁膜62上に、Low−K材料などからなる絶縁膜63、64を形成する。同様に、デュアルダマシン技術を用いて、絶縁膜62〜64に形成された配線溝に埋め込まれた第6層配線65を形成する。それから、第6層配線65の上面を含む絶縁膜64上に、絶縁膜62と同様の材料、例えば窒化シリコンなどからなる絶縁膜66を、バリア絶縁膜として形成する。
【0076】
なお、絶縁膜36、53、59及び63としてCVD法を用いて形成した膜、例えば酸化シリコン膜、FSG(SiOF系材料)膜、SiOC膜またはポーラスシリコン(Polus−Si)系材料膜、を用いることもできる。
【0077】
多層配線構造において、隣接配線間隔が比較的小さい、すなわち配線ピッチが比較的小さい配線層では、配線間容量が増大しかつTDDB寿命が低減しやすい。本実施の形態によれば、そのような配線間容量が増大しかつTDDB寿命が低減しやすい配線層において、限定されたリザーバー領域以外の同層配線間にCMP面をなくしてTDDB寿命を向上させ、かつ、リザーバー構造を用いて合わせズレしたビアのコンタクトを良好に保ちつつ、同層配線の最近接配線間にエアギャップを形成して配線間容量を低減することができる。
【実施例3】
【0078】
図32は、図3に続く本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。なお、図32においても、図3の絶縁膜17より下の構造に対応する部分は図示を省略している。
【0079】
本実施の形態は、アルミニウム(Al)配線に代表される導電膜をドライエッチング法によって配線層を形成する場合のエアギャップ配線について示している。まず、本実施の形態においては、図32に示されるように、スルーホール18が埋め込まれた絶縁膜17上に導電膜70をスパッタ法やCVD法などによって形成する。ここでいう導電膜70とは、アルミニウムに限定されず種々変更可能であり、例えばアルミニウム(Al)またはアルミニウム合金などの単体膜あるいはこれらの単体膜の上下層の少なくとも一方にチタン(Ti)や窒化チタン(TiN)などのような金属膜を形成した積層金属膜としても良いし、タングステン膜等でも良い。
【0080】
次に、図33に示すように、導電膜70上に反射防止膜71およびフォトレジスト膜を順に形成し、露光によりフォトレジスト膜をパターン化してフォトレジストパターン72を形成する。そして、フォトレジストパターン72をエッチングマスクにしたドライエッチング法により、反射防止膜71を選択的に除去する。その後、フォトレジストパターン72をエッチングマスクにしたドライエッチング法により、導電膜70を選択的に除去し、第2配線層73を形成する。その後、図34に示すように、絶縁膜74を第2配線層間及び第2配線層間上に、コンフォーマルな条件で絶縁膜を成膜し、図8と同様にビア・リザーバー用のフォトレジストパターン75を形成する。
【0081】
次に、図35に示すように、このリザーバー用フォトレジストパターン75をマスクにして、絶縁膜74をドライエッチングによってリザーバー用絶縁膜パターンが形成される。このように、リザーバー用フォトレジストパターンと下層配線の間に、少なくとも絶縁膜層1層以上を挿入する構造が重要である。
【0082】
次に、図36に示すように、絶縁膜77をコンフォーマルでない条件で成膜し、エアギャップ76を隣接配線間スペースが狭い部分に選択的に形成し、層間絶縁膜CMPを行って、絶縁膜77上部を平坦化する。
【0083】
次に、図37に示すように、絶縁膜77中に、ビア78を形成する。このとき、ビア部が形成される隣接配線間が狭い箇所は、さきほど形成されてリザーバーが存在するため、合わせズレが発生しても問題とならず、良好なコンタクトを形成することができる。
【0084】
図38〜図41は、第3配線層の作成方法を示している。まず、図38に示すように、導電膜79を成膜し、導電膜79上に反射防止膜80およびフォトレジスト膜を順に形成し、露光によりフォトレジスト膜をパターン化してフォトレジストパターン81を形成する。ここで、導電膜79とは、アルミニウムに限定されず種々変更可能であり、例えばアルミニウム(Al)またはアルミニウム合金などの単体膜あるいはこれらの単体膜の上下層の少なくとも一方にチタン(Ti)や窒化チタン(TiN)などのような金属膜を形成した積層金属膜としても良いし、タングステン膜等でも良い。
【0085】
そして、図39に示すように、フォトレジストパターン81をエッチングマスクにしたドライエッチング法により、反射防止膜80、導電膜79を選択的に除去し、第3配線層82を形成する。その後、図34〜36で述べたリザーバーおよびエアギャップ作成方法を同様に用い、まず、図40に示すように第3層配線82の間に、必要に応じて絶縁膜83を加工してリザーバーを形成する。次に、図41に示すように、絶縁膜83上に絶縁膜85を成膜し、エアギャップ84を形成する。最後に、層間絶縁膜CMPによって、絶縁膜85上部を平坦化する。上層も必要に応じて、ここまで繰り返してきた工程によって、同様なエアギャップ配線を形成することが可能である。
【実施例4】
【0086】
図42は、本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。本実施の形態の半導体装置は、上記実施の形態3の第2層配線73および第3層配線82のように隣接配線間にボイドを形成しかつリザーバー用絶縁膜構造を各配線層の隣接配線間に有する構造と、一般的なドライエッチ配線技術を用いて形成された配線層とが組み合わされた多層配線構造を有している。図42において、絶縁膜85の形成工程までは、上記実施の形態3の図41までの製造工程とほぼ同様であるので、その説明は省略し、ここではそれ以降の製造工程について説明する。
【0087】
本実施の形態では、絶縁膜85中にビア86が形成され、絶縁膜85およびビア86上に、第3層配線82と同様にして第4層配線87が形成される。それから、絶縁膜88によってリザーバーを作成し、その上に絶縁膜90を成膜し、平坦化する。第4層配線87においても、第2層配線73および第3層配線82と同様、最近接配線間にボイド89が形成される。
【0088】
第5層以降の配線層は、一般的な導電膜のドライエッチング技術を用いて形成する。まず、絶縁膜90中にビア91を形成した後、導電膜を成膜する。そして、ドライエッチング技術を用いて、第5層配線92を形成する。それから、第5層配線93の側面及び上面に、絶縁膜93を形成して平坦化を行う。その後、絶縁膜93中ビア94を形成し、絶縁膜93及び導電膜94上に導電膜を成膜する。その後、ドライエッチング技術を用いて第6層配線95を形成し、絶縁膜96を成膜した後、平坦化を行う。
【0089】
なお、絶縁膜74、77、83、85、88、90、93及び96はCVD法を用いて形成した膜、例えば酸化シリコン膜、FSG(SiOF系材料)膜、SiOC膜またはポーラスシリコン(Polus−Si)系材料膜や、FSG膜やSiOC膜またはポーラスシリコン膜を用いた場合はその上にシリコン酸化膜でキャップした2層構造の絶縁膜を用いることもできる。
【0090】
多層配線構造において、隣接配線間隔が比較的小さい、すなわち配線ピッチが比較的小さい配線層では、配線間容量が増大する。本実施の形態によれば、そのような配線間容量が増大しやすい配線層において、合わせズレしたビアのコンタクトを良好に保ちつつ、エアギャップを形成して配線間容量を低減することができる。
【符号の説明】
【0091】
1…半導体基板、2…素子分離領域、3…p型ウエル、4…n型ウエル、5…ゲート絶縁膜、6…ゲート電極、7…サイドウォール、8…n型半導体領域(ソース・ドレイン)、9…p型半導体領域(ソース・ドレイン)、10…Coシリサイド膜、11…窒化シリコン膜、12…酸化シリコン膜、13…コンタクトホール、14a…絶縁膜、14b…絶縁膜、15…第1層配線、16…絶縁膜、17…絶縁膜、18…スルーホール、19…集積回路チップ、19a…メモリ部(密集パターン部)、19b…周辺回路部(疎パターン部)、20…絶縁膜、21…絶縁膜、22…絶縁膜、23…反射防止膜、24…フォトレジストパターン、25…配線溝、26…第2層配線、26a…導体バリア膜、26b…主導体膜、26c…第1層配線形成位置、27…スルーホール形成位置、28…リザーバー形成位置、29…バリア絶縁膜、30…フォトレジストパターン、31…バリア絶縁膜、32…絶縁膜、33…フォトレジストパターン、34…バリア絶縁膜、35…空隙(エアギャップ)、36…絶縁膜、37…絶縁膜、38…ミスアライメント・スルーホール(合わせズレしたスルーホール)、39…絶縁膜、40…反射防止膜、41…フォトレジストパターン、42…開口部、43…反射防止膜、44…フォトレジストパターン、45…スルーホール開口部、46…配線溝開口部、47…第3層配線、47a…導体バリア膜、47b…主導体膜、48…バリア絶縁膜、49…スルーホール形成位置、50…リザーバー形成位置、51…バリア絶縁膜、52…空隙(エアギャップ)、53…絶縁膜、54…絶縁膜、55…第4層配線、55a…導体バリア膜、55b…主導体膜、56…バリア絶縁膜、57…バリア絶縁膜、58…空隙(エアギャップ)、59…絶縁膜、60…絶縁膜、61…第5層配線、61a…導体バリア膜、61b…主導体膜、62…バリア絶縁膜、63…絶縁膜、64…絶縁膜、65…第6層配線、65a…導体バリア膜、65b…主導体膜、66…バリア絶縁膜、70…導体膜、71…反射防止膜、72…フォトレジストパターン、73…第2層配線、74…絶縁膜、75…フォトレジストパターン、76…空隙(エアギャップ)、77…絶縁膜、78…スルーホール、79…導体膜、80…反射防止膜、81…フォトレジストパターン、82…第3層配線、83…絶縁膜、84…エアギャップ、85…絶縁膜、86…スルーホール、87…第4層配線、88…絶縁膜、89…空隙(エアギャップ)、90…絶縁膜、91…スルーホール、92…第5層配線、93…絶縁膜、94…スルーホール、95…第6層配線、96…絶縁膜。
【技術分野】
【0001】
本発明は、半導体装置およびその製造技術に関し、特に、銅を主成分とする主導体膜を含む配線を有する半導体装置に適用して有効な技術に関する。
【背景技術】
【0002】
埋込配線構造は、絶縁膜に形成された配線溝や孔などのような配線開口部内に、ダマシン(Damascene)技術(シングルダマシン(Single-Damascene)技術およびデュアルダマシン(Dual-Damascene)技術)と称する配線形成技術によって、配線材料を埋め込むことで形成される。しかし、主配線材料が銅(Cu)の場合、銅がアルミニウム(Al)などのような金属と比較して絶縁膜中に拡散されやすいことから、その銅からなる埋込配線が絶縁膜と直接接しないように、埋込配線の表面(底面および側面)を薄いバリア金属膜で覆うことにより、埋込配線中の銅が絶縁膜中に拡散するのを抑制または防止するようにしている。また、配線開口部が形成された絶縁膜の上面に、例えば窒化シリコン膜などからなる配線キャップ用バリア絶縁膜を形成して埋込配線の上面を覆うことにより、埋込配線中の銅が埋込配線の上面から絶縁膜中に拡散するのを抑制または防止するようにしている。
【0003】
近年、このような埋込配線の間隔は、半導体装置の高集積化に伴い、減少してきている。これにより、配線間の寄生容量が増大して信号遅延が生じ、隣接配線との間にクロストークが発生する。このため、配線間の寄生容量を低減することが望まれる。配線間の寄生容量を低減するために、配線間絶縁膜として低誘電率材料が使用される。また、例えば特許文献1には、配線を逆テーパ形状に形成し、この配線間の空間にエアギャップが形成されるように層間絶縁膜を形成する技術が開示されている。このエアギャップにより、配線間容量の低減を図っている。その他、配線間にエアギャップを形成する技術として、特許文献2がある。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2001−85519号公報
【特許文献2】特開2003−297918号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
ところが、本発明者の検討結果によれば、上記銅を主導体層とする埋込み配線技術においては、以下の課題があることを見い出した。銅を配線材料に用いた場合、TDDB(Time Dependence on Dielectric Breakdown)寿命が、他の金属材料(例えばアルミニウムやタングステン)に比べて著しく短いという問題がある。その上、配線ピッチの微細化が進み、実効電界強度が増加する傾向にあることに加え、近年は配線容量を低減する観点などから酸化シリコンよりも誘電率の低い絶縁材料を配線間の絶縁膜として使用する方向にあるが、誘電率の低い絶縁膜は一般的に絶縁耐圧も低いことから、TDDB寿命の確保が益々困難になる状況にある。
【0006】
TDDB寿命の劣化は、一般に配線材料に適用された銅が周辺に拡散し、これが配線間の絶縁破壊耐圧を低下させると考えられている。たとえば、特許文献1では、バリア金属膜およびバリア絶縁膜については全く考慮されていない。このため、層間絶縁膜のエアギャップにより配線間容量は低減しても、配線材料として使用されている銅が層間絶縁膜中に拡散し、TDDB寿命が低減してしまう。また、配線に逆テーパを持たせることによりエアギャップを形成しているため、配線の上端部に電界が集中し、TDDB寿命が更に低減してしまう。また、特許文献1では、配線に接続するビアの形成については全く開示されていない。
【0007】
特許文献2には、TDDB寿命の劣化を対策する技術が開示されている。しかしながら、特許文献2ではミスアライメント・ビアの対策については全く考慮されておらず、ビアを形成するためのスルーホール位置にリソグラフィープロセスにおける露光装置によって配線との合わせズレが発生し、スルーホール下部にエアギャップが存在した場合、その後、洗浄液やCuめっき液が浸透してしまい電気的接続不良や容量増加といった問題を有していた。
【0008】
本発明の目的は、銅を主導体層とする配線間の絶縁破壊耐性を向上させることができる半導体装置およびその製造方法を提供することにある。
【0009】
本発明の他の目的は、ミスアライメント・ビア(合わせズレしたビア)を対策しつつ、銅を主導体層とする配線間の容量を低減できる半導体装置およびその製造方法を提供することにある。
【0010】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0011】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0012】
本発明による半導体装置の製造方法は、以下の工程を有する。
(a)半導体基板上の第1の絶縁膜に複数の配線溝を形成する工程、
(b)前記複数の配線溝のそれぞれの内部を含む前記第1の絶縁膜上に第1の導体膜を形成する工程、
(c)前記複数の配線溝の外部の前記第1の導体膜を除去することによって、前記複数の配線溝のそれぞれの内部に前記第1の導体膜からなる配線を形成する工程、
(d)後の工程で形成される前記配線の上面を露出するスルーホールの下部領域及びその周辺領域の前記第1の絶縁膜を残し、前記各領域以外の前記第1の絶縁膜を除去する工程、
(e)前記第1の絶縁膜が除去された前記配線間のスペース領域に空隙を残しつつ、前記配線上に第2の絶縁膜を形成する工程、
(f)前記配線の上部の前記第2の絶縁膜を貫通するスルーホールを形成する工程、
(g)前記スルーホールの内部に第2の導体膜を形成する工程。
【0013】
本発明による半導体装置の製造方法は、以下の工程を有する。
(a)半導体基板上の第1の絶縁膜に複数の配線溝を形成する工程、
(b)前記複数の配線溝のそれぞれの内部を含む前記第1の絶縁膜上に第1の導体膜を形成する工程、
(c)前記複数の配線溝の外部の前記第1の導体膜をCMP法で除去することによって、前記複数の配線溝のそれぞれの内部に前記第1の導体膜からなる配線を形成する工程、
(d)前記第1の絶縁膜上及び前記複数の配線上に第1のバリア絶縁膜を形成する工程、
(e)後の工程で形成される前記配線の上面を露出するスルーホールの下部領域及びその周辺領域の前記第1のバリア絶縁膜及び前記第1の絶縁膜を残し、前記各領域以外の前記第1のバリア絶縁膜及び前記第1の絶縁膜を除去する工程、
(f)前記第1のバリア絶縁膜上及び前記配線の側面及び上面上に第2のバリア絶縁膜を形成する工程、
(g)前記第1のバリア絶縁膜及び前記第1の絶縁膜が除去された前記配線間のスペース領域に空隙を残しつつ、前記第2のバリア絶縁膜上に第2の絶縁膜を形成する工程、
(h)前記配線の上部の前記第1のバリア絶縁膜と前記第2のバリア絶縁膜と前記第2の絶縁膜とを貫通するスルーホールを形成する工程、
(i)前記スルーホールの内部に第2の導体膜を形成する工程。
【0014】
本発明による半導体装置の製造方法は、以下の工程を有する。
(a)半導体基板上に第1の導体膜を形成する工程、
(b)フォトレジストパターンをマスクにしたドライエッチング法により、前記第1の導体膜を選択的に除去して複数の第1の配線を形成する工程、
(c)前記配線上及び前記配線間のスペース領域に第1の絶縁膜を形成する工程、
(d)後の工程で形成される前記配線の上面を露出するスルーホールの下部領域及びその周辺領域の前記第1の絶縁膜を残し、前記各領域以外の前記第1の絶縁膜を除去する工程、
(e)前記第1の絶縁膜が除去された前記配線間のスペース領域に空隙を残しつつ、前記配線上に第2の絶縁膜を形成する工程、
(f)前記配線の上部の前記第1の絶縁膜と前記第2の絶縁膜とを貫通するスルーホールを形成する工程、
(g)前記スルーホールの内部に第2の導体膜を形成する工程。
【発明の効果】
【0015】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明
すれば以下のとおりである。配線間の絶縁破壊耐性を向上させることができ、また、ミスアライメント・ビア(合わせズレしたビア)を対策しつつ、配線間の容量を低減することができる。
【図面の簡単な説明】
【0016】
【図1】本発明の一実施の形態である半導体装置のレイアウトの平面図である。
【図2】本発明の一実施の形態である半導体装置の製造工程中における、図1のA−A線の要部平面図である。
【図3】図2のA−A線の断面図である。
【図4】図3に続く半導体装置の製造工程中における要部断面図である。
【図5】図4に続く半導体装置の製造工程中における要部断面図である。
【図6】図5に続く半導体装置の製造工程中における要部断面図である。
【図7】図6のA−A線の平面図である。
【図8】図7に続く半導体装置の製造工程中における要部断面図である。
【図9】図8に続く半導体装置の製造工程中における要部断面図である。
【図10】図9に続く半導体装置の製造工程中における要部断面図である。
【図11】図7に続く、本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図12】図11に続く半導体装置の製造工程中における要部の断面図である。
【図13】図12に続く半導体装置の製造工程中における要部の断面図である。
【図14】図13に続く半導体装置の製造工程中における要部断面図である。
【図15】図14に続く半導体装置の製造工程中における要部断面図である。
【図16】図13に続く本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図17】図16に続く半導体装置の製造工程中における要部断面図である。
【図18】図10、図15に続く半導体装置の製造工程中における要部断面図である。
【図19】図18のA−A線の平面図である。
【図20】図19に続く半導体装置の製造工程中における要部断面図である。
【図21】図20に続く半導体装置の製造工程中における要部断面図である。
【図22】図21に続く半導体装置の製造工程中における要部断面図である。
【図23】図22に続く半導体装置の製造工程中における要部断面図である。
【図24】図23に続く半導体装置の製造工程中における要部断面図である。
【図25】図24に続く半導体装置の製造工程中における要部断面図である。
【図26】図25に続く半導体装置の製造工程中における要部断面図である。
【図27】図26のA−A線の平面図である。
【図28】図27に続く半導体装置の製造工程中における要部断面図である。
【図29】図28に続く半導体装置の製造工程中における要部断面図である。
【図30】図29に続く半導体装置の製造工程中における要部断面図である。
【図31】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図32】図3に続く、本発明の他の実施の形態である半導体装置の製造工程中における要部断面図である。
【図33】図32に続く半導体装置の製造工程中における要部断面図である。
【図34】図33に続く半導体装置の製造工程中における要部断面図である。
【図35】図34に続く半導体装置の製造工程中における要部断面図である。
【図36】図35に続く半導体装置の製造工程中における要部断面図である。
【図37】図36に続く半導体装置の製造工程中における要部断面図である。
【図38】図37に続く半導体装置の製造工程中における要部断面図である。
【図39】図38に続く半導体装置の製造工程中における要部断面図である。
【図40】図39に続く半導体装置の製造工程中における要部断面図である。
【図41】図40に続く半導体装置の製造工程中における要部断面図である。
【図42】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【発明を実施するための形態】
【0017】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【実施例1】
【0018】
まず、本発明者らによって検討された上記銅を主導体層とした埋込み配線間におけるTDDB寿命の劣化原因について説明する。なお、TDDB(Time Dependence on Dielectric Breakdown)寿命とは、絶縁破壊の時間的依存性を客観的に計る尺度であって、所定の温度(例えば140℃)の測定条件下で電極間に比較的高い電圧を加え、電圧印加から絶縁破壊までの時間を印加電界に対してプロットしたグラフを作成し、このグラフから実際の使用電界強度(例えば0.2MV/cm)に外挿して求めた時間(寿命)をいう。
【0019】
TDDB寿命の劣化は、一般に配線材料に適用された銅が周辺に拡散し、これが配線間の絶縁破壊耐圧を低下させると考えられている。しかし、本発明者らによる検討結果によれば銅の拡散現象は、次のような要因が支配的である。すなわち、第1は、隣接配線間の絶縁膜中を拡散する銅は、原子状の銅よりも、酸化銅(CuO)あるいは銅シリサイドから供給されるイオン化銅が配線間の電位でドリフトし拡散する要因が支配的である。第2は、銅の拡散経路は銅配線が形成された絶縁膜と配線キャップ膜(バリア絶縁膜)との界面が支配的である。そして、これらのことから、TDDB寿命の劣化が、次のようなメカニズムによるものであることが分かった。
【0020】
すなわち、銅を主導体膜とする埋込み配線の表面には、CMP後の表面プロセスにより酸化銅(CuO)が形成されたり、また、キャップ膜(窒化シリコン膜)の形成の際に銅シリサイド(CuSix)が形成されたりする。このような酸化銅あるいは銅シリサイドは、純粋な銅と比較してイオン化され易い。このようにしてイオン化された銅は配線間の電界によりドリフトされ、配線間の絶縁膜に拡散される。一方、上記埋込み配線を形成する絶縁膜(酸化シリコン膜)とキャップ膜(窒化シリコン膜)との界面は、CMPダメージ、有機物またはダングリングボンドが多く形成され、不連続であり、密着性にも乏しい。このようなダングリングボンドの存在は、上記銅イオンの拡散を助長する作用を有し、銅イオンは界面に沿ってドリフトされ拡散する。すなわち、配線間の前記界面にリークパスが形成される。リークパスを流れるリーク電流は、長時間のリーク作用と電流による熱ストレスも加わり、その後、加速度的に電流値が増加して絶縁破壊に至る(TDDB寿命の低下)。
【0021】
そこで、本実施の形態においては、上記リークパスとして作用する界面であるCMP面(CMPで研磨された面)を同層配線間から無くして、TDDB特性を改善させることを検討した。更に、合わせズレしたビアを対策し、かつ配線間の寄生容量を低減させることも検討した。
【0022】
本実施の形態の半導体装置およびその製造工程について、図面を参照して説明する。図1は、本発明の実勢の形態である集積回路チップ9のレイアウトの平面図である。一般的な集積回路では、RAM(Random Access Memory)等の密集パターン部19aと周辺回路等を含む疎パターン部19bからなる。密集パターン部19aでは、配線パターン及びコンタクト、スルーホールが密集している。一方、疎パターン部19bでは、比較的配線間スペースにゆとりがあり、また接続されるスルーホールの数が、密集パターン部19aに比べ、少ないという特徴を持つ。
【0023】
図2は、本発明の一実施の形態である半導体装置、例えばCMISFET(Complementary Metal Insulator Semiconductor Field Effect Transistor)、の製造工程中の要部平面図であり、図1のA−Aを抜粋した平面図である。図3は図1のA−A断面図である。図2および図3に示すように、例えば1〜10Ωcm程度の比抵抗を有するp型の単結晶シリコンなどからなるウエハまたは半導体基板1は、その主面に素子分離領域2が形成されている。素子分離領域2は酸化シリコンなどからなり、例えばSTI(Shallow Trench Isolation)法またはLOCOS(Local Oxidization of Silicon )法などにより形成される。
【0024】
半導体基板1には、その主面から所定の深さに渡ってp型ウエル3およびn型ウエル4が形成されている。p型ウエル3は、例えばホウ素などの不純物をイオン注入することなどによって形成され、n型ウエル4は、例えばリンなどの不純物をイオン注入することなどによって形成される。
【0025】
p型ウエル3の領域では、素子分離領域2で囲まれた活性領域に、nチャネル型のMISFET(Qn)が形成されている。また、n型ウエル4の領域では、素子分離領域2で囲まれた活性領域に、pチャネル型のMISFET(Qp)が形成されている。n型MISFET(Qn)およびp型MISFET(Qp)のゲート絶縁膜5は、例えば薄い酸化シリコン膜、または酸窒化シリコン膜などからなり、例えば熱酸化法などによって形成される。
【0026】
n型MISFET(Qn)およびp型MISFET(Qp)のゲート電極6は、例えば、低抵抗の多結晶シリコン膜上にチタンシリサイド(TiSix)層またはコバルトシリサイド(CoSix)層10を積層することにより形成されている。ゲート電極6の側壁上には、例えば酸化シリコンなどからなる側壁スペーサまたはサイドウォール7が形成されている。
【0027】
n型MISFET(Qn)のソースおよびドレイン領域である、n型の半導体領域8は、例えば、サイドウォール7の形成後に、p型ウエル3のゲート電極6およびサイドウォール7の両側の領域にリンなどの不純物をイオン注入することにより形成される。p型MISFET(Qp)のソースおよびドレイン領域である、p型の半導体領域9は、例えば、サイドウォール7の形成後に、n型ウエル4のゲート電極6およびサイドウォール7の両側の領域にホウ素などの不純物をイオン注入することにより形成される。また、n型半導体領域8およびp型の半導体領域9の上面の一部には、例えばチタンシリサイド層またはコバルトシリサイド層などのようなシリサイド層10が形成されている。
【0028】
このような半導体基板1上には、ゲート電極6およびサイドウォール7を覆うように、窒化シリコン膜11が形成されている。また、絶縁膜12には、ゲート電極6間の狭いスペースを埋め込み可能なリフロー性の高い絶縁膜、例えばBPSG(Boron-doped Phospho Silicate Glass)膜などからなる。絶縁膜12には、コンタクトホール13が形成されている。コンタクトホール13の底部では、半導体基板1の主面の一部、例えばn型の半導体領域8およびp型の半導体領域9の一部、やゲート電極6の一部などが露出されている。
【0029】
このコンタクトホール13内には、タングステン(W)などからなる導体膜が形成されている。例えば窒化チタン膜を形成した後、タングステン膜をCVD(Chemical Vapor Deposition)法によって窒化チタン膜上にコンタクトホール13を埋めるように形成し、絶縁膜12上の不要なタングステン膜および窒化チタン膜をCMP(Chemical Mechanical Polishing)法またはエッチバック法などによって除去することにより形成される。
【0030】
スルーホール13が埋め込まれた絶縁膜12上には、例えば絶縁膜14a及び絶縁膜14bから成る層間絶縁膜に溝を形成した後、タングステンなどからなる導体膜を埋め込みCMP(Chemical Mechanical Polishing)法で余剰の導体膜を除去して作製するダマシン(Damascene)法によって、 第1層配線15が形成されている。第1層配線15は、スルーホール13を介してn型MISFET(Qn)およびp型MISFET(Qp)のソース・ドレイン用の半導体領域8および9やゲート電極6と電気的に接続されている。第1層配線15は、タングステンに限定されず種々変更可能であり、例えばアルミニウム(Al)またはアルミニウム合金などの単体膜あるいはこれらの単体膜の上下層の少なくとも一方にチタン(Ti)や窒化チタン(TiN)などのような金属膜を形成した積層金属膜としても良い。
【0031】
絶縁膜14aはダマシン法によって溝加工する場合、エッチングストッパー膜としての役割を持ち、抵抗ばらつきを低減させることができる。絶縁膜14aとして、例えば窒化シリコン(SixNy)膜、炭化シリコン(SiC)膜または炭窒化シリコン(SiCN)膜を用いても良い。これら窒化シリコン膜、炭化シリコン膜または炭窒化シリコン膜は、例えばプラズマCVD法によって形成することができる。プラズマCVD法で形成された炭化シリコン膜としては、例えばBLOk(AMAT社製、比誘電率=4.3〜5.0)がある。その形成に際しては、例えばトリメチルシランとヘリウム(またはN2、NH3)との混合ガスを用いる。
【0032】
絶縁膜14bには、酸化シリコン膜(たとえばTEOS(Tetraethoxysilane)酸化膜)を用いる。さらに、配線間容量低減のため、絶縁膜14bには、例えば有機ポリマーまたは有機シリカガラスなどのような低誘電率材料(いわゆるLow−K絶縁膜、Low−K材料)からなる。なお、低誘電率な絶縁膜(Low−K絶縁膜)とは、パッシベーション膜に含まれる酸化シリコン膜(たとえばTEOS(Tetraethoxysilane)酸化膜)の誘電率よりも低い誘電率を有する絶縁膜を例示できる。一般的には、TEOS酸化膜の比誘電率ε=4.1〜4.2程度以下を低誘電率な絶縁膜と言う。
【0033】
上記低誘電率材料としての有機ポリマーには、例えばSiLK(米The Dow Chemical Co製、比誘電率=2.7、耐熱温度=490℃以上、絶縁破壊耐圧=4.0〜5.0MV/Vm)またはポリアリルエーテル(PAE)系材料のFLARE(米Honeywell Electronic Materials製、比誘電率=2.8、耐熱温度=400℃以上)がある。このPAE系材料は、基本性能が高く、機械的強度、熱的安定性および低コスト性に優れるという特徴を有している。上記低誘電率材料としての有機シリカガラス(SiOC系材料)には、例えばHSG−R7(日立化成工業製、比誘電率=2.8、耐熱温度=650℃)、Black Diamond(米Applied Materials,Inc製、比誘電率=3.0〜2.4、耐熱温度=450℃)またはp−MTES(日立開発製、比誘電率=3.2)がある。この他のSiOC系材料には、例えばCORAL(米Novellus Systems,Inc製、比誘電率=2.7〜2.4、耐熱温度=500℃)、Aurora2.7(日本エー・エス・エム社製、比誘電率=2.7、耐熱温度=450℃)がある。
【0034】
また、他に絶縁膜14bの低誘電率材料には、例えばFSG(SiOF系材料)、HSQ(hydrogen silsesquioxane)系材料、MSQ(methyl silsesquioxane)系材料、ポーラスHSQ系材料、ポーラスMSQ材料またはポーラス有機系材料を用いることもできる。上記HSQ系材料には、例えばOCD T−12(東京応化工業製、比誘電率=3.4〜2.9、耐熱温度=450℃)、FOx(米Dow Corning Corp.製、比誘電率=2.9)またはOCL T−32(東京応化工業製、比誘電率=2.5、耐熱温度=450℃)などがある。上記MSQ系材料には、例えばOCD T−9(東京応化工業製、比誘電率=2.7、耐熱温度=600℃)、LKD−T200(JSR製、比誘電率=2.7〜2.5、耐熱温度=450℃)、HOSP(米Honeywell Electronic Materials製、比誘電率=2.5、耐熱温度=550℃)、HSG−RZ25(日立化成工業製、比誘電率=2.5、耐熱温度=650℃)、OCL T−31(東京応化工業製、比誘電率=2.3、耐熱温度=500℃)またはLKD−T400(JSR製、比誘電率=2.2〜2、耐熱温度=450℃)などがある。
【0035】
上記ポーラスHSQ系材料には、例えばXLK(米Dow Corning Corp.製、比誘電率=2.5〜2)、OCL T−72(東京応化工業製、比誘電率=2.2〜1.9、耐熱温度=450℃)、Nanoglass(米Honeywell Electronic Materials製、比誘電率=2.2〜1.8、耐熱温度=500℃以上)またはMesoELK(米Air Productsand Chemicals,Inc、比誘電率=2以下)がある。上記ポーラスMSQ系材料には、例えばHSG−6211X(日立化成工業製、比誘電率=2.4、耐熱温度=650℃)、ALCAP−S(旭化成工業製、比誘電率=2.3〜1.8、耐熱温度=450℃)、OCLT−77(東京応化工業製、比誘電率=2.2〜1.9、耐熱温度=600℃)、HSG−6210X(日立化成工業製、比誘電率=2.1、耐熱温度=650℃)またはsilica aerogel(神戸製鋼所製、比誘電率1.4〜1.1)などがある。上記ポーラス有機系材料には、例えばPolyELK(米Air Productsand Chemicals,Inc、比誘電率=2以下、耐熱温度=490℃)などがある。上記SiOC系材料、SiOF系材料は、例えばCVD法によって形成されている。例えば上記Black Diamondは、トリメチルシランと酸素との混合ガスを用いたCVD法などによって形成される。また、上記p−MTESは、例えばメチルトリエトキシシランとN2Oとの混合ガスを用いたCVD法などによって形成される。それ以外の上記低誘電率の絶縁材料は、例えば塗布法で形成されている。
【0036】
このようなLow−K材料を用いた場合には、絶縁膜14b上には、Low−Kキャップ用の絶縁膜が必要な場合がある。Low−Kキャップ用の絶縁膜には、例えば二酸化シリコン(SiO2)に代表される酸化シリコン(SiOx)膜や、比較的膜強度が高いpSiOC膜を用いる。これらのLow−kキャップ膜は、CMP処理時における絶縁膜14b機械的強度の確保、表面保護および耐湿性の確保などのような機能を有している。
【0037】
第1層配線の上部には、絶縁膜16および17からなるスルーホール層間構造があり、第1層配線を作製したときと同じく、絶縁膜16および17は、絶縁膜14a及び14bと同様な方法及び材料で作製することが可能である。この絶縁膜16および17には、第1層配線15の一部が露出するビアまたはスルーホール18が形成されている。このスルーホール18内には、例えばタングステンなどからなる導体膜が埋め込まれている。
【0038】
図4〜6は、図2に続く半導体装置の製造工程中における要部断面図を示している。なお、理解を簡単にするために、図4〜6では、図3の絶縁膜17より下の構造に対応する部分は図示を省略している。
【0039】
まず、本実施の形態においては、図4に示されるように、スルーホール18が埋め込まれた絶縁膜17上に絶縁膜20をプラズマCVD法などによって形成する。絶縁膜20は、例えばプラズマCVD法によって形成された窒化シリコン膜からなり、その厚さは、例えば25nm〜50nm程度である。絶縁膜20の他の材料として、例えばプラズマCVD法で形成された炭化シリコン膜、プラズマCVD法で形成されたSiCN膜またはプラズマCVD法で形成された酸窒化シリコン(SiON)膜の単体膜を用いても良い。これらの膜を用いた場合、窒化シリコン膜に比べて誘電率を大幅に下げることができるので、配線容量を低減することができ、半導体装置の動作速度を向上させることができる。プラズマCVD法で形成された炭化シリコン膜には、例えば上記BLOk(AMAT社製)がある。また、SiCN膜の成膜に際しては、例えばヘリウム(He)と、アンモニア(NH3)と、トリメチルシラン(3MS)との混合ガスが用いられる。また、プラズマCVD法で形成された酸窒化シリコン膜としては、例えばPE−TMS(Canon製、誘電率=3.9)があり、その形成に際しては、例えばトリメトキシシラン(TMS)ガスと酸化窒素(N2O)ガスとの混合ガスが用いられる。
【0040】
次に、絶縁膜20上に絶縁膜21を形成する。絶縁膜21には、上記Low−K材料、例えばSiOF膜やSiOC膜のようなLow−K絶縁膜を用いる。また、絶縁膜21上にキャップ成膜する絶縁膜22には、例えば酸化シリコン膜等を用いる。工程を簡単にするために、絶縁膜22を省略し、絶縁膜21に酸化シリコン、SiOC膜単体を用いることも可能である。
【0041】
次に、絶縁膜22上に反射防止膜23およびフォトレジスト膜を順に形成し、露光によりフォトレジスト膜をパターン化してフォトレジストパターン24を形成する。そして、フォトレジストパターン24をエッチングマスクにしたドライエッチング法により、反射防止膜23を選択的に除去する。その後、フォトレジストパターン24をエッチングマスクにしたドライエッチング法により、絶縁膜22、21を選択的に除去し、開口部を形成する。それから、アッシングを行い、フォトレジストパターン24および反射防止膜23をアッシングして除去した後、最後に絶縁膜22、21の開口部から露出する絶縁膜20をエッチングする。これにより、図5に示されるように、開口部または配線溝25が形成される。配線溝25の底面からはプラグ18の上面が露出される。なお、フォトレジストパターン24をエッチングマスクにしたドライエッチング法により、絶縁膜20、21および22を選択的に除去し、開口部または配線溝25を形成した後、フォトレジストパターン24および反射防止膜23を除去することもできる。
【0042】
次に、図6に示すように、基板1の主面上の全面に、例えば窒化チタン(TiN)などからなる厚さ5〜50nm程度の薄い導電性バリア膜(第1導体膜)26aをスパッタリング法などを用いて形成する。導電性バリア膜26aは、例えば後述の主導体膜形成用の銅の拡散を防止する機能および主導体膜のリフロー時に銅の濡れ性を向上させる機能などを有している。このような導電性バリア膜26aの材料としては、窒化チタンに代えて、銅と殆ど反応しない窒化タングステン(WN)または窒化タンタル(TaN)などのような高融点金属窒化物を用いることもできる。また、導電性バリア膜26aの材料として、高融点金属窒化物にシリコン(Si)を添加した材料や、銅と反応し難いタンタル(Ta)、チタン(Ti)、タングステン(W)、チタンタングステン(TiW)合金などのような高融点金属や、絶縁膜との密着性が良いTaNとCuの濡れ性が良いTaを組み合わせたTaN/Ta積層バリアを用いることもできる。
【0043】
続いて、導電性バリア膜26a上に、例えば厚さ800〜1600nm程度の相対的に厚い銅からなる主導体膜(第2導体膜)26bを形成する。主導体膜26bは、例えばCVD法、スパッタリング法またはめっき法などを用いて形成することができる。その後、例えば150〜400℃程度の非酸化性雰囲気(例えば水素雰囲気や窒素雰囲気)中において基板1に対して熱処理を施すことにより主導体膜26bをリフローさせ、銅を配線溝25の内部に隙間なく埋め込む。
【0044】
次に、主導体膜26b、導電性バリア膜26aをCMP法によって研磨する。これにより、図6に示すように、相対的に薄い導電性バリア膜26aと相対的に厚い主導体膜26bとからなる第2層配線(配線)26を配線溝25内に形成する。第2層配線26は、プラグ18を介して第1層配線15と電気的に接続されている。
【0045】
図7は、図6に対応する領域の要部平面図を示している。図7では、第2層配線26と、第2層配線と上層に接続されるスルーホールの形成位置27が示されている。このスルーホール位置が、リソグラフィープロセスにおける露光装置によって合わせズレが発生し、さらにスルーホール下部に空隙(エアギャップ)が存在した場合、その後、洗浄液やCuめっき液が浸透していまい、電気的接続不良や容量増加の問題を引き起こす。したがって、この合わせズレしたスルーホール(ミスアライメント・スルーホール)を対策するためには、合わせズレが発生してもビア下部に絶縁膜のリザーバーが存在して通常層間構造と同じ状態になるように、リザーバー形成位置28を設定する必要がある。図8以降に、このリザーバー形成方法を説明する。
【0046】
図8は図7に続く、図7のA−A断面図である。なお、図8においても、図3の絶縁膜17より下の構造に対応する部分は図示を省略している。絶縁膜22及び第2層配線26上に、バリア絶縁膜29を20〜50nm成膜する。絶縁膜29は、例えば窒化シリコン膜からなり、銅配線のバリア絶縁膜として機能する。従って、絶縁膜29は、第2層配線26の主導体膜26b中の銅が、後で形成される層間絶縁膜36中に拡散するのを抑制または防止する。絶縁膜29の他の材料として、例えば炭化シリコン(SiC)膜、炭窒化シリコン(SiCN)膜または酸窒化シリコン(SiON)膜の単体膜を用いても良い。これらの膜を用いた場合、窒化シリコン膜に比べて誘電率を大幅に下げることができるので、配線容量を低減することができ、半導体装置の動作速度を向上させることができる。プラズマCVD法で形成された炭化シリコン膜には、例えばBLOk(AMAT社製)がある。その成膜ガスは、上記した通りである。上記SiCN膜の成膜に際しては、例えばヘリウム(He)と、アンモニア(NH3)と、トリメチルシラン(3MS)との混合ガスを用いる。また、上記プラズマCVD法で形成された酸窒化シリコン膜としては、例えばPE−TMS(Canon製、誘電率=3.9)がある。上記酸窒化シリコン膜の形成に際しては、例えばトリメトキシシラン(TMS)ガスと酸化窒素(N2O)ガスとの混合ガスを用いる。
【0047】
その後、絶縁膜29上にフォトレジスト膜を順に形成し、露光によりフォトレジスト膜をパターン化してフォトレジストパターン30を形成する。この際に、絶縁膜29は、フォトレジストパターン30と銅配線26との反応防止膜として機能する。このようなリザーバー層形成の際、さらに精度を向上させるため、フォトレジスト膜の下部、バリア絶縁膜29の上部に反射防止膜を用いることも可能である。このように、リザーバー用フォトレジストパターンと下層配線の間に少なくとも絶縁膜層1層以上を挿入する構造が重要である。
【0048】
そして、フォトレジストパターン30をエッチングマスクにしたドライエッチング法により、絶縁膜29、22、21、20を選択的に除去し、開口部を形成する(図9)この際、半導体基板1をプラズマCVD装置の処理室内に配置し、CF4ガスを導入してプラズマ電源を印加することにより、基板1(特に第2層配線26が露出するCMP面)に対して、CF4プラズマ処理を施し、絶縁膜29、22、21、20を除去する。このようなCF4プラズマ処理により、26bのCu配線表面は、一時的に有機系副生成物やフッ化系副生成物が僅かに生じるが、その後に実施する後洗浄(たとえば、有機酸洗浄、フッ酸洗浄、有機アルカリ洗浄あるいはそれらの混合溶液による洗浄)や、水素アニール処理によって除去できる。また、絶縁膜21にSiLK等のシリコンを含まない有機膜を用いた場合、絶縁膜21のエッチングには、アンモニアやN2/H2混合ガス等の還元性プラズマを用いる。なお、プラズマ処理とは、プラズマ状態にある環境に、基板表面、あるいは、基板上に絶縁膜、金属膜等のような部材が形成されている時にはその部材表面を暴露し、プラズマの化学的、機械的(ボンバードメント)作用を表面に与えて処理することをいう。また、還元性雰囲気のプラズマとは、還元作用、すなわち、酸素を引き抜く作用を有するラジカル、イオン、原子、分子等の反応種が支配的に存在するプラズマ環境をいう。
【0049】
図10は、図9に続く半導体装置の製造工程中における要部断面図を示している。なお、図10においても、図2の絶縁膜17より下の構造に対応する部分は図示を省略している。絶縁膜22、21、20が除去された後、後洗浄を行い、その後、半導体基板1の主面の全面上に絶縁膜31をプラズマCVD法などによって形成する。すなわち、第2層配線26の上面および側面、リザーバー形成に用いたバリア絶縁膜29、絶縁膜17を覆うように、絶縁膜31を20〜50nm成膜する。絶縁膜31は、例えば窒化シリコン膜からなり、銅配線のバリア絶縁膜として機能する。従って、絶縁膜31は、第2層配線26の主導体膜26b中の銅が、後で形成される層間絶縁膜36中に拡散するのを抑制または防止する。絶縁膜31の他の材料として、例えば炭化シリコン(SiC)膜、炭窒化シリコン(SiCN)膜または酸窒化シリコン(SiON)膜の単体膜を用いても良い。これらの膜を用いた場合、窒化シリコン膜に比べて誘電率を大幅に下げることができるので、配線容量を低減することができ、半導体装置の動作速度を向上させることができる。プラズマCVD法で形成された炭化シリコン膜には、例えばBLOk(AMAT社製)がある。その成膜ガスは、上記した通りである。上記SiCN膜の成膜に際しては、例えばヘリウム(He)と、アンモニア(NH3)と、トリメチルシラン(3MS)との混合ガスを用いる。また、上記プラズマCVD法で形成された酸窒化シリコン膜としては、例えばPE−TMS(Canon製、誘電率=3.9)がある。上記酸窒化シリコン膜の形成に際しては、例えばトリメトキシシラン(TMS)ガスと酸化窒素(N2O)ガスとの混合ガスを用いる。
【0050】
図10に示すように、このように作製した配線構造では、スルーホールが作製される領域のバリア絶縁膜は、スルーホールが形成されない配線の上部及び側部に対して、相対的に厚くなるという構造が出来上がる。スルーホール下部のバリア絶縁膜は、スルーホール加工の際、エッチングストッパー層としての役割も持つため、約40〜50nm以上は必要である。したがって、例えばバリア絶縁膜29及び31を各25nmずつ成膜すれば、スルーホールが存在する可能性があるリザーバー領域では、バリア絶縁膜は50nmとなり、その他の配線周囲ではバリア絶縁膜31の25nmのみで、容量低減とスルーホール加工マージンの確保を効率的に達成することができる。
【0051】
次に、図11〜図17については、上記図8〜図10で述べた内容とは異なるリザーバー形成方法について説明する。図11は図7に続く、本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。図8〜図10で述べたスルーホール・リザーバー形成方法では、レジストマスクパターン30によるエッチングのため、ドライエッチ装置によっては、Cu残渣膜がバリア絶縁膜29や第2層配線26の周囲に発生してしまう可能性がある。そこで、図11〜図15に、ドライエッチ装置に関わらず、リザーバーを形成する方法を述べる。まず、図11に示すように、バリア絶縁膜29上に、さらに絶縁膜32を、例えばシリコン酸化膜やSiOC膜を100〜400nm成膜する。その後、絶縁膜32上にフォトレジスト膜を順に形成し、露光によりフォトレジスト膜をパターン化してフォトレジストパターン33を形成する。このようなリザーバー層形成の際、さらに精度を向上させるため、フォトレジスト膜の下部、バリア絶縁膜32の上部に反射防止膜を用いることも可能である。
【0052】
次に、図12に示すように、フォトレジストパターン33をマスクにして絶縁膜32をエッチングし、バリア絶縁膜29上で一度エッチングを止める。ここで、図13に示すようにアッシングを行い、レジストパターン33を除去する。こうすることによって、レジスト側壁にリスパッタされるCu残渣膜を防止することができる。この後は、図14に示すように、絶縁膜用マスク32を用いて、絶縁膜29、22、21、20をエッチングする。その後、後洗浄や水素アニール処理を行った後、バリア絶縁膜31を、第2層配線26の上面および側面、リザーバー形成に用いたバリア絶縁膜29、絶縁膜17を覆うように、絶縁膜31を20〜50nm成膜する。このようなプロセスによって、図15に示すように、図10と等価な配線構造が得られる。
【0053】
また、別の実施形態として、図16は図13に続く、本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。絶縁膜パターン32を用いて絶縁膜22、21、20をエッチングする際、絶縁膜32とバリア絶縁膜29の選択比が低い場合、バリア絶縁膜29を完全に取り去った後、図17に示すように、絶縁膜22、第2層配線26および絶縁膜17上に、新しいバリア絶縁膜34を成膜する。絶縁膜34は、例えば窒化シリコン膜からなり、銅配線のバリア絶縁膜として機能する。従って、絶縁膜34は、第2層配線26の主導体膜26b中の銅が、後で形成される層間絶縁膜36中に拡散するのを抑制または防止する。絶縁膜34の他の材料として、例えば炭化シリコン(SiC)膜、炭窒化シリコン(SiCN)膜または酸窒化シリコン(SiON)膜の単体膜を用いても良い。これらの膜を用いた場合、窒化シリコン膜に比べて誘電率を大幅に下げることができるので、配線容量を低減することができ、半導体装置の動作速度を向上させることができる。プラズマCVD法で形成された炭化シリコン膜には、例えばBLOk(AMAT社製)がある。その成膜ガスは、上記した通りである。上記SiCN膜の成膜に際しては、例えばヘリウム(He)と、アンモニア(NH3)と、トリメチルシラン(3MS)との混合ガスを用いる。また、上記プラズマCVD法で形成された酸窒化シリコン膜としては、例えばPE−TMS(Canon製、誘電率=3.9)がある。上記酸窒化シリコン膜の形成に際しては、例えばトリメトキシシラン(TMS)ガスと酸化窒素(N2O)ガスとの混合ガスを用いる。
【0054】
図18は図10または図15に続く、本発明の実施の形態である半導体装置の製造工程中の要部断面図である。バリア絶縁膜31上に、絶縁膜36、37を成膜する。絶縁膜36には、SiOFやSiOCといったLow−K絶縁膜、絶縁膜37にはLow−K絶縁膜のキャップとしてシリコン酸化膜等を用いる。工程簡略化のために、絶縁膜37を省略し、シリコン酸化膜やSiOC膜等の絶縁膜36単体を成膜することも可能である。
【0055】
本実施の形態においては、最近接配線間(最小隣接配線間、最小ピッチ配線間)では絶縁膜36がコンフォーマルには成膜されない条件で、絶縁膜36を成膜する。ここで、最近接配線とは、同層配線において隣接する配線同士の間隔(隣接配線間距離)が最小である配線に対応する。最近接配線間では、寄生容量の低減がより重要である。
【0056】
最近接配線間では、絶縁膜36の堆積が進行するに従って、対向する配線側面(配線対向面)の上部近傍での堆積物に遮られて徐々に反応種が下方に入り込みにくくなる。このため、対向する配線側面の下部近傍での堆積速度は上部近傍での堆積速度に比べて小さくなる。従って、対向する配線側面上に堆積された絶縁膜36の厚みは均一にはならず、上部近傍での厚みが下部近傍よりも厚くなる。このような現象は、第2層配線26の最近接配線間、すなわち第2層配線26のうちの最も近接した配線同士の間では、より顕著である。
【0057】
このため、第2層配線26の最近接配線間では、絶縁膜36は第2層配線26の形状を反映したコンフォーマルな形状にはならず、図18に示されるような空隙(エアギャップ)35が生じる。また、絶縁膜36の成膜には、プラズマCVD法などを用いることができ、絶縁膜36の成膜条件を調整することなどにより、上述のような空隙(エアギャップ)部分35を最近接配線間に容易に形成することができる。また、本実施の形態では、第2層配線26の上面および側面をバリア絶縁膜としての絶縁膜31で覆うので、第2層配線26において導電性バリア膜26aを省略し、銅からなる主導体膜26bだけで第2層配線26を形成することもできる。絶縁膜36、37を成膜後、配線間に発生した段差を解消するため、層間CMPを行い平坦化する。
【0058】
次に、図19に示すように絶縁膜39を成膜後、絶縁膜39上に反射防止膜40およびフォトレジスト膜を順に形成し、露光によりフォトレジスト膜をパターン化してフォトレジストパターン41を形成する。そして、フォトレジストパターン41をエッチングマスクにしたドライエッチング法により、反射防止膜40および絶縁膜39を選択的に除去し、アッシングを行い反射防止膜及びフォトレジスト膜を除去する。その結果、図20に示すように、後に配線溝となる開口部42が作製できる。
【0059】
次に、スルーホールを形成するためのパターニングを行う。図21に示すように、絶縁膜37及び39上に、反射防止膜43およびフォトレジスト膜を順に形成し、露光によりフォトレジスト膜をパターン化してフォトレジストパターン44を形成する。 図22は、図21に続く半導体装置の製造工程中における図2に対応する領域の要部平面図を示している。図22では、第2層配線位置26cと第2層配線と第3層配線に接続される合わせズレしたスルーホール位置38、第2層配線の周囲に形成されたリザーバー形成位置28が示されている。ここでは、スルーホール38が、図21のビアパターンの露光時に、実際に合わせズレした位置を示している。
【0060】
図23は図22に続く、図22のA−A断面図である。フォトレジストパターン44をエッチングマスクにしたドライエッチング法により、反射防止膜43および絶縁膜39、37、36を選択的に除去し、アッシングを行い反射防止膜及びフォトレジスト膜を除去して、スルーホール開口部45を形成する。
【0061】
次に、図24に示すように絶縁膜マスク39を用いて溝加工を行って溝開口部46を作製し、続いて図25に示すように、絶縁膜マスク39と同時にスルーホール下部に存在するバリア絶縁膜29及び31を同時に除去する。
【0062】
次に、基板1の主面上の全面に、例えば窒化チタン(TiN)などからなる厚さ5〜50nm程度の薄い導電性バリア膜(第1導体膜)47aをスパッタリング法などを用いて形成する。導電性バリア膜47aは、窒化チタン以外にも26aで上述した様々な材料を適用することができる。続いて、導電性バリア膜47a上に、例えば厚さ800〜1600nm程度の相対的に厚い銅からなる主導体膜(第2導体膜)47bを形成する。主導体膜47bは、例えばCVD法、スパッタリング法またはめっき法などを用いて形成することができる。その後、例えば150〜400℃程度の非酸化性雰囲気(例えば水素雰囲気や窒素雰囲気)中において基板1に対して熱処理を施すことにより主導体膜47bをリフローさせ、銅を配線溝45及び46の内部に隙間なく埋め込む。
【0063】
次に、主導体膜47b、導電性バリア膜47aをCMP法によって研磨する。これにより、図26に示すように、相対的に薄い導電性バリア膜47aと相対的に厚い主導体膜47bとからなる第3層配線(配線)47を配線溝45及び46内に形成する。第3層配線47は、スルーホール45を介して第1層配線15、第2層配線26と電気的に接続されている。
【0064】
図27は、図26に続く半導体装置の製造工程中における図2に対応する領域の要部平面図を示している。図27では、第3層配線47と第2層配線と上層に接続されるスルーホールの形成位置49が示されている。図7の説明時と同様に、合わせズレしたスルーホール(ミスアライメント・スルーホール)を対策するため、第3層配線の限定された部分が通常層間構造と同じ状態になるように、リザーバー形成位置50を設定する。
【0065】
図28は図27に続く、図27のA−A断面図である。なお、図28においても、図3の絶縁膜17より下の構造に対応する部分は図示を省略している。絶縁膜37及び第3層配線47上に、バリア絶縁膜48を20〜50nm成膜する。絶縁膜48は、例えば窒化シリコン膜からなり、銅配線のバリア絶縁膜として機能する。従って、絶縁膜48は、第3層配線47の主導体膜47b中の銅が、後で形成される層間絶縁膜53中に拡散するのを抑制または防止する。絶縁膜48の他の材料として、例えば炭化シリコン(SiC)膜、炭窒化シリコン(SiCN)膜または酸窒化シリコン(SiON)膜の単体膜を用いても良い。これらの膜を用いた場合、窒化シリコン膜に比べて誘電率を大幅に下げることができるので、配線容量を低減することができ、半導体装置の動作速度を向上させることができる。作成方法は、図8及び絶縁膜29で上述した内容と同じであるため、省略する。
【0066】
次に、図7〜図10で述べたのと同様に、第3層配線47の周囲にリザーバー50を形成する。図28は、レジストマクスパターンによりバリア絶縁膜48、絶縁膜37、36をエッチング後、絶縁膜36、37、バリア絶縁膜48及び第3層配線47の上部及び側壁に、新たにバリア絶縁膜51を20〜50nm成膜する。絶縁膜51は、例えば窒化シリコン膜からなり、銅配線のバリア絶縁膜として機能する。従って、絶縁膜48は、第3層配線47の主導体膜47b中の銅が、後で形成される層間絶縁膜53中に拡散するのを抑制または防止する。絶縁膜48の他の材料として、例えば炭化シリコン(SiC)膜、炭窒化シリコン(SiCN)膜または酸窒化シリコン(SiON)膜の単体膜を用いても良い。これらの膜を用いた場合、窒化シリコン膜に比べて誘電率を大幅に下げることができるので、配線容量を低減することができ、半導体装置の動作速度を向上させることができる。作成方法は、図8及び絶縁膜29で上述した内容と同じであるため、省略する。
【0067】
次に図30に示すように、絶縁膜53、54を成膜し、絶縁膜CMPによって平坦化を行う。上層に続く場合も、図19〜図30で示した方法によって繰り返し、第4層配線以降の上層配線を形成することもできる。また、第1層配線15を、第2層配線26と同様にして形成した銅配線とし、第2層配線26を第3層配線47と同様にして形成した銅配線とすることもできる。
【0068】
本実施の形態によれば、同層配線間にCMP面(CMPで研磨された面)がない。すなわち、第2層配線26および第3層配線47を形成するためのCMP工程で研磨された絶縁膜21、22および36、37の大半は除去されており、第2層配線26および第3層配線47を覆うようにバリア絶縁膜31および51が形成されている。このため、第2層配線26および第3層配線47において、限定されたリザーバー領域以外では、同層配線の上面同士がCMP面を介して連結されることはない。これにより、配線間絶縁耐圧が向上し、TDDB寿命も向上させることができる。つまり、半導体装置の信頼性を高めることができる。
【0069】
また、最も容量低減が必要な同層配線における最近接配線間に、空隙(エアギャップ)35および52を形成するので、配線間容量を効率的に低減することができる。配線のバリア絶縁膜31および51に比較的誘電率の高い材料を用いたとしても、配線間容量の低減が可能である。また同層配線の隣接配線間距離が大きな領域では、配線間にエアギャップを形成せずLow−K材料を成膜する。このため、全体の機械的強度を維持することが可能となる。
【0070】
本実施の形態では、スルーホールとその下層配線と接続する周囲には、リザーバー28及び50による絶縁膜領域が形成されるが、その割合は最近接配線パターン領域に対して少ないため、エアギャップによる容量低減効果は充分に発揮できる。
【0071】
また、本実施の形態では、最近接配線間でなくとも、隣接配線間隔が比較的小さく、その間の寄生容量を低減したい配線間にはエアギャップ35または52を形成してもよい。配線間距離がどの程度の場合までエアギャップを形成するかは、バリア絶縁膜31または51の成膜条件や絶縁膜36または52の成膜条件などを調整することによって、制御することができる。これにより、配線パターン密度が高い領域では、隣接配線間にエアギャップを形成して配線間容量を低減し、配線パターン密度が低い領域では、配線間をLow−K材料で埋めて、機械的強度を維持することができる。
【0072】
本発明者は、実験およびシミュレーションにより、本実施の形態の配線構造の容量低減効果について調べた。比較例として、配線を埋め込むための絶縁膜および層間絶縁膜をLow−K材料で構成しかつ一般的なダマシン技術で形成された銅配線構造を用いた。
【0073】
その結果、本実施の形態の配線構造は、上記比較例に対して、配線間容量を20〜30%程度低減することができた。また、上層配線と下層配線の間の容量はほとんど変わらず、同層の配線間容量のみが減少した。このため、配線のクロストークの影響を低減できる。また、実効誘電率εr(上記比較例の銅配線構造ではεrは3.1程度)を2.3〜2.7程度へ大幅に低減することができた。従って、同世代のLow−K材料を層間絶縁膜に用いて、1世代以上先の低容量配線構造を実現できる。
【実施例2】
【0074】
図31は、本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。本実施の形態の半導体装置は、上記実施の形態1の第2層配線26および第3層配線47ように隣接配線間にエアギャップを形成しかつ隣接配線間をCMP面で接続しない配線層及びリザーバーを有した構造と、一般的な埋込配線技術を用いて形成された配線層とが組み合わされた多層配線構造を有している。図31において、第4層配線55上部の絶縁膜60の形成工程までは、上記実施の形態1の図4〜図10及び、図18〜図30までの製造工程とほぼ同様であるので、その説明は省略し、ここではそれ以降の製造工程について説明する。
【0075】
第5層以降の配線層は、一般的な埋込配線技術、例えば一般的なデュアルダマシン技術を用いて形成する。まず、絶縁膜60をCMPによって平坦化した後、第5層配線用を形成する。そして、デュアルダマシン技術を用いて、絶縁膜60、59、57、56に形成された配線溝に埋め込まれた第5層配線61を形成する。それから、第5層配線61の上面を含む絶縁膜60上に、窒化シリコン、炭化シリコン、炭窒化シリコンまたは酸窒化シリコン膜などからなる絶縁膜62を、バリア絶縁膜として形成する。その後、絶縁膜62上に、Low−K材料などからなる絶縁膜63、64を形成する。同様に、デュアルダマシン技術を用いて、絶縁膜62〜64に形成された配線溝に埋め込まれた第6層配線65を形成する。それから、第6層配線65の上面を含む絶縁膜64上に、絶縁膜62と同様の材料、例えば窒化シリコンなどからなる絶縁膜66を、バリア絶縁膜として形成する。
【0076】
なお、絶縁膜36、53、59及び63としてCVD法を用いて形成した膜、例えば酸化シリコン膜、FSG(SiOF系材料)膜、SiOC膜またはポーラスシリコン(Polus−Si)系材料膜、を用いることもできる。
【0077】
多層配線構造において、隣接配線間隔が比較的小さい、すなわち配線ピッチが比較的小さい配線層では、配線間容量が増大しかつTDDB寿命が低減しやすい。本実施の形態によれば、そのような配線間容量が増大しかつTDDB寿命が低減しやすい配線層において、限定されたリザーバー領域以外の同層配線間にCMP面をなくしてTDDB寿命を向上させ、かつ、リザーバー構造を用いて合わせズレしたビアのコンタクトを良好に保ちつつ、同層配線の最近接配線間にエアギャップを形成して配線間容量を低減することができる。
【実施例3】
【0078】
図32は、図3に続く本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。なお、図32においても、図3の絶縁膜17より下の構造に対応する部分は図示を省略している。
【0079】
本実施の形態は、アルミニウム(Al)配線に代表される導電膜をドライエッチング法によって配線層を形成する場合のエアギャップ配線について示している。まず、本実施の形態においては、図32に示されるように、スルーホール18が埋め込まれた絶縁膜17上に導電膜70をスパッタ法やCVD法などによって形成する。ここでいう導電膜70とは、アルミニウムに限定されず種々変更可能であり、例えばアルミニウム(Al)またはアルミニウム合金などの単体膜あるいはこれらの単体膜の上下層の少なくとも一方にチタン(Ti)や窒化チタン(TiN)などのような金属膜を形成した積層金属膜としても良いし、タングステン膜等でも良い。
【0080】
次に、図33に示すように、導電膜70上に反射防止膜71およびフォトレジスト膜を順に形成し、露光によりフォトレジスト膜をパターン化してフォトレジストパターン72を形成する。そして、フォトレジストパターン72をエッチングマスクにしたドライエッチング法により、反射防止膜71を選択的に除去する。その後、フォトレジストパターン72をエッチングマスクにしたドライエッチング法により、導電膜70を選択的に除去し、第2配線層73を形成する。その後、図34に示すように、絶縁膜74を第2配線層間及び第2配線層間上に、コンフォーマルな条件で絶縁膜を成膜し、図8と同様にビア・リザーバー用のフォトレジストパターン75を形成する。
【0081】
次に、図35に示すように、このリザーバー用フォトレジストパターン75をマスクにして、絶縁膜74をドライエッチングによってリザーバー用絶縁膜パターンが形成される。このように、リザーバー用フォトレジストパターンと下層配線の間に、少なくとも絶縁膜層1層以上を挿入する構造が重要である。
【0082】
次に、図36に示すように、絶縁膜77をコンフォーマルでない条件で成膜し、エアギャップ76を隣接配線間スペースが狭い部分に選択的に形成し、層間絶縁膜CMPを行って、絶縁膜77上部を平坦化する。
【0083】
次に、図37に示すように、絶縁膜77中に、ビア78を形成する。このとき、ビア部が形成される隣接配線間が狭い箇所は、さきほど形成されてリザーバーが存在するため、合わせズレが発生しても問題とならず、良好なコンタクトを形成することができる。
【0084】
図38〜図41は、第3配線層の作成方法を示している。まず、図38に示すように、導電膜79を成膜し、導電膜79上に反射防止膜80およびフォトレジスト膜を順に形成し、露光によりフォトレジスト膜をパターン化してフォトレジストパターン81を形成する。ここで、導電膜79とは、アルミニウムに限定されず種々変更可能であり、例えばアルミニウム(Al)またはアルミニウム合金などの単体膜あるいはこれらの単体膜の上下層の少なくとも一方にチタン(Ti)や窒化チタン(TiN)などのような金属膜を形成した積層金属膜としても良いし、タングステン膜等でも良い。
【0085】
そして、図39に示すように、フォトレジストパターン81をエッチングマスクにしたドライエッチング法により、反射防止膜80、導電膜79を選択的に除去し、第3配線層82を形成する。その後、図34〜36で述べたリザーバーおよびエアギャップ作成方法を同様に用い、まず、図40に示すように第3層配線82の間に、必要に応じて絶縁膜83を加工してリザーバーを形成する。次に、図41に示すように、絶縁膜83上に絶縁膜85を成膜し、エアギャップ84を形成する。最後に、層間絶縁膜CMPによって、絶縁膜85上部を平坦化する。上層も必要に応じて、ここまで繰り返してきた工程によって、同様なエアギャップ配線を形成することが可能である。
【実施例4】
【0086】
図42は、本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。本実施の形態の半導体装置は、上記実施の形態3の第2層配線73および第3層配線82のように隣接配線間にボイドを形成しかつリザーバー用絶縁膜構造を各配線層の隣接配線間に有する構造と、一般的なドライエッチ配線技術を用いて形成された配線層とが組み合わされた多層配線構造を有している。図42において、絶縁膜85の形成工程までは、上記実施の形態3の図41までの製造工程とほぼ同様であるので、その説明は省略し、ここではそれ以降の製造工程について説明する。
【0087】
本実施の形態では、絶縁膜85中にビア86が形成され、絶縁膜85およびビア86上に、第3層配線82と同様にして第4層配線87が形成される。それから、絶縁膜88によってリザーバーを作成し、その上に絶縁膜90を成膜し、平坦化する。第4層配線87においても、第2層配線73および第3層配線82と同様、最近接配線間にボイド89が形成される。
【0088】
第5層以降の配線層は、一般的な導電膜のドライエッチング技術を用いて形成する。まず、絶縁膜90中にビア91を形成した後、導電膜を成膜する。そして、ドライエッチング技術を用いて、第5層配線92を形成する。それから、第5層配線93の側面及び上面に、絶縁膜93を形成して平坦化を行う。その後、絶縁膜93中ビア94を形成し、絶縁膜93及び導電膜94上に導電膜を成膜する。その後、ドライエッチング技術を用いて第6層配線95を形成し、絶縁膜96を成膜した後、平坦化を行う。
【0089】
なお、絶縁膜74、77、83、85、88、90、93及び96はCVD法を用いて形成した膜、例えば酸化シリコン膜、FSG(SiOF系材料)膜、SiOC膜またはポーラスシリコン(Polus−Si)系材料膜や、FSG膜やSiOC膜またはポーラスシリコン膜を用いた場合はその上にシリコン酸化膜でキャップした2層構造の絶縁膜を用いることもできる。
【0090】
多層配線構造において、隣接配線間隔が比較的小さい、すなわち配線ピッチが比較的小さい配線層では、配線間容量が増大する。本実施の形態によれば、そのような配線間容量が増大しやすい配線層において、合わせズレしたビアのコンタクトを良好に保ちつつ、エアギャップを形成して配線間容量を低減することができる。
【符号の説明】
【0091】
1…半導体基板、2…素子分離領域、3…p型ウエル、4…n型ウエル、5…ゲート絶縁膜、6…ゲート電極、7…サイドウォール、8…n型半導体領域(ソース・ドレイン)、9…p型半導体領域(ソース・ドレイン)、10…Coシリサイド膜、11…窒化シリコン膜、12…酸化シリコン膜、13…コンタクトホール、14a…絶縁膜、14b…絶縁膜、15…第1層配線、16…絶縁膜、17…絶縁膜、18…スルーホール、19…集積回路チップ、19a…メモリ部(密集パターン部)、19b…周辺回路部(疎パターン部)、20…絶縁膜、21…絶縁膜、22…絶縁膜、23…反射防止膜、24…フォトレジストパターン、25…配線溝、26…第2層配線、26a…導体バリア膜、26b…主導体膜、26c…第1層配線形成位置、27…スルーホール形成位置、28…リザーバー形成位置、29…バリア絶縁膜、30…フォトレジストパターン、31…バリア絶縁膜、32…絶縁膜、33…フォトレジストパターン、34…バリア絶縁膜、35…空隙(エアギャップ)、36…絶縁膜、37…絶縁膜、38…ミスアライメント・スルーホール(合わせズレしたスルーホール)、39…絶縁膜、40…反射防止膜、41…フォトレジストパターン、42…開口部、43…反射防止膜、44…フォトレジストパターン、45…スルーホール開口部、46…配線溝開口部、47…第3層配線、47a…導体バリア膜、47b…主導体膜、48…バリア絶縁膜、49…スルーホール形成位置、50…リザーバー形成位置、51…バリア絶縁膜、52…空隙(エアギャップ)、53…絶縁膜、54…絶縁膜、55…第4層配線、55a…導体バリア膜、55b…主導体膜、56…バリア絶縁膜、57…バリア絶縁膜、58…空隙(エアギャップ)、59…絶縁膜、60…絶縁膜、61…第5層配線、61a…導体バリア膜、61b…主導体膜、62…バリア絶縁膜、63…絶縁膜、64…絶縁膜、65…第6層配線、65a…導体バリア膜、65b…主導体膜、66…バリア絶縁膜、70…導体膜、71…反射防止膜、72…フォトレジストパターン、73…第2層配線、74…絶縁膜、75…フォトレジストパターン、76…空隙(エアギャップ)、77…絶縁膜、78…スルーホール、79…導体膜、80…反射防止膜、81…フォトレジストパターン、82…第3層配線、83…絶縁膜、84…エアギャップ、85…絶縁膜、86…スルーホール、87…第4層配線、88…絶縁膜、89…空隙(エアギャップ)、90…絶縁膜、91…スルーホール、92…第5層配線、93…絶縁膜、94…スルーホール、95…第6層配線、96…絶縁膜。
【特許請求の範囲】
【請求項1】
複数の配線層を有する半導体装置であって、
第1配線層の第1乃至第3配線と、
上記第1配線層の上層に位置する第2配線層の第4配線と、
上記第1配線層と上記第2配線層との間に設けられる層間絶縁膜と、
上記層間絶縁膜と上記第1配線層の配線との間に設けられるバリア絶縁膜と、
上記層間絶縁膜を貫通し、上記第1配線と上記第4配線とを電気的に接続するビアとを有し、
上記第2配線と上記第3配線との間にはエアギャップが形成され、上記第2配線と上記第1配線との間にはエアギャップが形成されておらず、
上記ビアの周囲における上記第1配線上部の上記バリア絶縁膜の厚さは、上記第3配線上部の上記バリア絶縁膜の厚さよりも厚い半導体装置。
【請求項2】
請求項1において、
上記エアギャップの最上部は、上記第2及び第3配線の上面よりも上部に位置する半導体装置。
【請求項3】
請求項1において、
上記第1配線層の配線は、第1導電性バリア膜と上記第1導電性バリア膜上に形成され銅からなる第1主導体膜とを有する半導体装置。
【請求項4】
請求項1において、
上記ビアと上記第4配線とは、第2導電性バリア膜と上記第2導電性バリア膜上に形成され銅からなる第2主導体膜とを有する半導体装置。
【請求項5】
請求項1において、
上記層間絶縁膜は、SiOF膜またはSiOC膜である半導体装置。
【請求項6】
請求項1において、
上記バリア絶縁膜は、窒化シリコン膜、炭化シリコン膜、炭窒化シリコン膜または酸窒化シリコン膜である半導体装置。
【請求項7】
請求項1において、
上記ビアの周囲における上記第1配線上部の上記バリア絶縁膜は、上記第1配線上に形成される第1層と上記第1層上に形成される第2層とを有し、
上記第3配線上部の上記バリア絶縁膜は、上記第3配線上に形成される上記第2層を有する半導体装置。
【請求項8】
複数の配線層を有する半導体装置であって、
所定領域を有する第1配線層と、
上記第1配線層の上層に位置する第2配線層と、
上記第1配線層と上記第2配線層との間に設けられる層間絶縁膜と、
上記層間絶縁膜と上記第1配線層の配線との間に設けられるバリア絶縁膜とを有し、
上記所定領域における配線上部の上記バリア絶縁膜の厚さは、上記所定領域以外の領域における配線上部の上記バリア絶縁膜の厚さよりも厚く、
上記所定領域においては隣接する配線間にエアギャップが形成され、上記所定領域以外の領域においては隣接する配線間にエアギャップが形成されていない半導体装置。
【請求項9】
請求項8において、
上記エアギャップの最上部は、上記第1配線層の配線の上面よりも上部に位置する半導体装置。
【請求項10】
請求項8において、
上記所定領域を複数有する半導体装置。
【請求項11】
請求項8において、
上記層間絶縁膜を貫通し、上記第1配線層の配線と上記第2配線層の配線とを電気的に接続するビアを有し、
上記ビアは上記所定領域に形成され、かつ上記所定領域以外の領域には形成されない半導体装置。
【請求項12】
請求項8において、
上記所定領域における配線上部の上記バリア絶縁膜は、上記第1配線層の配線上に形成される第1層と上記第1層上に形成される第2層とを有し、
上記所定領域以外の領域における配線上部の上記バリア絶縁膜は、上記第1配線層の配線上に形成される上記第2層を有する半導体装置。
【請求項13】
請求項8において、
上記第1配線層の配線は、第1導電性バリア膜と上記第1導電性バリア膜上に形成され銅からなる第1主導体膜とを有する半導体装置。
【請求項14】
請求項11において、
上記ビアと上記第2配線の配線とは、第2導電性バリア膜と上記第2導電性バリア膜上に形成され銅からなる第2主導体膜とを有する半導体装置。
【請求項15】
請求項8において、
上記層間絶縁膜は、SiOF膜またはSiOC膜である半導体装置。
【請求項16】
請求項8において、
上記所定領域以外の領域において、上記第1配線層の配線間に上記層間絶縁膜が存する半導体装置。
【請求項17】
請求項16において、
上記所定領域において、上記第1配線層の配線間に絶縁膜が存する半導体装置。
【請求項18】
請求項17において、
上記絶縁膜は、下層、中間層、上層とを有し、
上記下層は、窒化シリコン膜、炭化シリコン膜、炭窒化シリコン膜または酸窒化シリコン膜であり、
上記中間層は、SiOF膜またはSiOC膜であり、
上記上層は、酸化シリコン膜である半導体装置。
【請求項19】
請求項8において、
上記バリア絶縁膜は、窒化シリコン膜、炭化シリコン膜、炭窒化シリコン膜または酸窒化シリコン膜である半導体装置。
【請求項1】
複数の配線層を有する半導体装置であって、
第1配線層の第1乃至第3配線と、
上記第1配線層の上層に位置する第2配線層の第4配線と、
上記第1配線層と上記第2配線層との間に設けられる層間絶縁膜と、
上記層間絶縁膜と上記第1配線層の配線との間に設けられるバリア絶縁膜と、
上記層間絶縁膜を貫通し、上記第1配線と上記第4配線とを電気的に接続するビアとを有し、
上記第2配線と上記第3配線との間にはエアギャップが形成され、上記第2配線と上記第1配線との間にはエアギャップが形成されておらず、
上記ビアの周囲における上記第1配線上部の上記バリア絶縁膜の厚さは、上記第3配線上部の上記バリア絶縁膜の厚さよりも厚い半導体装置。
【請求項2】
請求項1において、
上記エアギャップの最上部は、上記第2及び第3配線の上面よりも上部に位置する半導体装置。
【請求項3】
請求項1において、
上記第1配線層の配線は、第1導電性バリア膜と上記第1導電性バリア膜上に形成され銅からなる第1主導体膜とを有する半導体装置。
【請求項4】
請求項1において、
上記ビアと上記第4配線とは、第2導電性バリア膜と上記第2導電性バリア膜上に形成され銅からなる第2主導体膜とを有する半導体装置。
【請求項5】
請求項1において、
上記層間絶縁膜は、SiOF膜またはSiOC膜である半導体装置。
【請求項6】
請求項1において、
上記バリア絶縁膜は、窒化シリコン膜、炭化シリコン膜、炭窒化シリコン膜または酸窒化シリコン膜である半導体装置。
【請求項7】
請求項1において、
上記ビアの周囲における上記第1配線上部の上記バリア絶縁膜は、上記第1配線上に形成される第1層と上記第1層上に形成される第2層とを有し、
上記第3配線上部の上記バリア絶縁膜は、上記第3配線上に形成される上記第2層を有する半導体装置。
【請求項8】
複数の配線層を有する半導体装置であって、
所定領域を有する第1配線層と、
上記第1配線層の上層に位置する第2配線層と、
上記第1配線層と上記第2配線層との間に設けられる層間絶縁膜と、
上記層間絶縁膜と上記第1配線層の配線との間に設けられるバリア絶縁膜とを有し、
上記所定領域における配線上部の上記バリア絶縁膜の厚さは、上記所定領域以外の領域における配線上部の上記バリア絶縁膜の厚さよりも厚く、
上記所定領域においては隣接する配線間にエアギャップが形成され、上記所定領域以外の領域においては隣接する配線間にエアギャップが形成されていない半導体装置。
【請求項9】
請求項8において、
上記エアギャップの最上部は、上記第1配線層の配線の上面よりも上部に位置する半導体装置。
【請求項10】
請求項8において、
上記所定領域を複数有する半導体装置。
【請求項11】
請求項8において、
上記層間絶縁膜を貫通し、上記第1配線層の配線と上記第2配線層の配線とを電気的に接続するビアを有し、
上記ビアは上記所定領域に形成され、かつ上記所定領域以外の領域には形成されない半導体装置。
【請求項12】
請求項8において、
上記所定領域における配線上部の上記バリア絶縁膜は、上記第1配線層の配線上に形成される第1層と上記第1層上に形成される第2層とを有し、
上記所定領域以外の領域における配線上部の上記バリア絶縁膜は、上記第1配線層の配線上に形成される上記第2層を有する半導体装置。
【請求項13】
請求項8において、
上記第1配線層の配線は、第1導電性バリア膜と上記第1導電性バリア膜上に形成され銅からなる第1主導体膜とを有する半導体装置。
【請求項14】
請求項11において、
上記ビアと上記第2配線の配線とは、第2導電性バリア膜と上記第2導電性バリア膜上に形成され銅からなる第2主導体膜とを有する半導体装置。
【請求項15】
請求項8において、
上記層間絶縁膜は、SiOF膜またはSiOC膜である半導体装置。
【請求項16】
請求項8において、
上記所定領域以外の領域において、上記第1配線層の配線間に上記層間絶縁膜が存する半導体装置。
【請求項17】
請求項16において、
上記所定領域において、上記第1配線層の配線間に絶縁膜が存する半導体装置。
【請求項18】
請求項17において、
上記絶縁膜は、下層、中間層、上層とを有し、
上記下層は、窒化シリコン膜、炭化シリコン膜、炭窒化シリコン膜または酸窒化シリコン膜であり、
上記中間層は、SiOF膜またはSiOC膜であり、
上記上層は、酸化シリコン膜である半導体装置。
【請求項19】
請求項8において、
上記バリア絶縁膜は、窒化シリコン膜、炭化シリコン膜、炭窒化シリコン膜または酸窒化シリコン膜である半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【公開番号】特開2009−290240(P2009−290240A)
【公開日】平成21年12月10日(2009.12.10)
【国際特許分類】
【出願番号】特願2009−207688(P2009−207688)
【出願日】平成21年9月9日(2009.9.9)
【分割の表示】特願2005−167676(P2005−167676)の分割
【原出願日】平成17年6月8日(2005.6.8)
【出願人】(000005108)株式会社日立製作所 (27,607)
【Fターム(参考)】
【公開日】平成21年12月10日(2009.12.10)
【国際特許分類】
【出願日】平成21年9月9日(2009.9.9)
【分割の表示】特願2005−167676(P2005−167676)の分割
【原出願日】平成17年6月8日(2005.6.8)
【出願人】(000005108)株式会社日立製作所 (27,607)
【Fターム(参考)】
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