【課題】性能劣化を抑制することが可能な高信頼性の配線を提供する。
【解決手段】第１導電膜に一端を接続し、第１導電膜と離間した第２導電膜に他端を接続する束状のカーボンナノチューブからなる複数の導電部材２０と、導電部材２０の間に分散されたダイヤモンド結晶構造を有する炭素粒子２２とを備える。 （もっと読む）

【課題】抵抗を低減することが可能な配線を提供する。
【解決手段】第１導電膜１２と第１導電膜１２の上層の第２導電膜２６とを電気的に接続する配線２４であって、第１導電膜１２の上の複数の第１金属粒子１６と、複数の第１金属粒子１６のそれぞれを介して第１導電膜１２の表面に一端を接続する複数の導電部材１８と、複数の導電部材１８のそれぞれの他端側の側面上の複数の第２金属粒子２０と、複数の第２金属粒子２０のそれぞれを介して複数の導電部材１８のそれぞれの表面に一端を接続し、第２導電膜２６にそれぞれ接続する複数の導電部材２２とを備える。 （もっと読む）

【課題】接地インダクタンスを低減化した半導体装置およびその製造方法。
【解決手段】半絶縁性基板１１の第１表面に配置され,複数のフィンガーを有するゲート電極、ソース電極およびドレイン電極と、第１表面と反対側の第２表面に配置された接地導体２６と、ゲート電極、ソース電極およびドレイン電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極１４、ソース端子電極１８およびドレイン端子電極１２と、ゲート電極、ソース電極およびドレイン電極の下部の半絶縁性基板１１上に形成された動作層と、動作層近傍の小口径ＶＩＡホール３０と接地導体２６近傍の大口径ＶＩＡホール２０とからなる多段ＶＩＡホールと、多段ＶＩＡホールの内壁面および第２表面に形成され、ソース端子電極１８に対して第２表面側から接続された接地電極２３とを備える半導体装置およびその製造方法。 （もっと読む）

【課題】 多フィンガーゲート構造のＭＯＳトランジスタにおいて、ゲート抵抗とゲート・ドレイン間容量を、同時に低減する。
【解決手段】 複数のゲート電極が第１の方向に平行に配置された半導体装置において、該ゲート電極、ソース配線、およびドレイン配線より上層に設けられ、前記第１の方向に延在する複数の第１の部分、および該第１の方向と垂直な方向に延在する第２の部分からなるゲート配線を設ける。そして、該ゲート電極の一端は該ゲート配線の第１の部分とコンタクト窓を介して接続され、該ゲート電極の他端は該ゲート配線の第２の部分とコンタクト窓を介して接続される。さらに、該ゲート配線の第１の部分が、前記ドレイン配線と交差することなく、前記ソース配線上に延在し、該ゲート配線の第２の部分に接続されていることを特徴とする。 （もっと読む）

【課題】チップを積層する３次元構造用の貫通電極の製造において、均一の深さのトレンチを形成し、膜厚成長速度を最小化する貫通導電膜を形成することができる構造を有する貫通電極を提供する。
【解決手段】半導体基板１１、２１を貫通し、該半導体基板とは絶縁分離され、内部貫通電極１２、２２とリング状半導体１１ａ、２１ａと外周貫通電極１４、２４とを備えた貫通電極Ｇ_３、Ｇ_４である。内部貫通電極は、複数の柱状半導体１１ｄ、２１ｄと内部貫通導電膜１２ａ、２２ａとを有し、柱状半導体は、４角形もしくは多角形のいずれかの断面形状を２種類以上用いて構成され、リング状半導体および隣接する柱状半導体に対して等間隔で配置され、リング状半導体及び柱状半導体との間には内部貫通導電膜が充填されている。 （もっと読む）

【課題】ＤＲＡＭの機能的歩留まりを向上させるワード線ストラップ回路。
【解決手段】第１の下側導体の一方の端が第１の信号源に結合される。第１の上側導体が２つの端を持ち、隣接する下側導体の間の許容し得る間隔より小さい距離だけ、第１の下側導体から隔たっている。第１の上側導体の一方の端が第２の信号源に結合される。第２の上側導体が２つの端を持っている。第２の上側導体の一方の端が第１の下側導体の別の端に結合され、第１の信号源からの信号を受け取る。第２の下側導体が２つの端を持ち、隣接する下側導体の間の許容し得る間隔より小さい距離だけ、第２の上側導体から隔たっている。第２の下側導体の一方の端が、第１の上側導体の別の端に結合され、第２の信号源からの信号を受け取る。 （もっと読む）

【課題】高速動作が可能で小面積の容量を備えた半導体装置およびその製造方法を提供する。
【解決手段】本発明の半導体装置は、半導体層と、半導体層と対向する第１メタル部と、半導体層と第１メタル部との間に設けられた絶縁層とを備える。第１メタル部は、絶縁層に沿って延びる複数の櫛歯部を備えた櫛型のメタル部である。半導体装置は、第１メタル部の互いに隣接する櫛歯部と櫛歯部との間を通って半導体層の方向へ延び、半導体層と電気的に接続されている第２メタル部をさらに備える。 （もっと読む）

【課題】耐熱性を有し、ガラス基板への付着力が強く、且つ、耐プラズマ性及び可視光反射率の高い材料を実現し、且つ低抵抗化を図り得る銀合金材料を提供する。
【解決手段】ＴＦＴアレイ基板１１において、ゲート配線１３およびゲート電極１７を構成材料として、銀とインジウムとを含む銀合金材料であって、銀に対するインジウムの含有量が０．５重量％以下である銀合金材料を用いることで、可視光反射率の高い材料を実現し、さらに、アルミニウム配線ではなし得ない低電気抵抗配線の形成を可能する。 （もっと読む）

【課題】ビット線抵抗を低減すると共に、不純物の拡散による短チャネル効果が低減された半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１０に形成された溝部に埋め込まれた不純物を含む導電体からなる埋め込み導電膜１２Ａと、溝部の両側方の領域に形成された第１の拡散層１２Ｂと、溝部の側壁及び底面に形成された第２の拡散層１２Ｃとからなるビット線１２を備えている。溝部は、第１の拡散層１２Ｂよりも深さが深く、行方向に隣接する２つのトランジスタにおける第２の拡散層１２Ｃ同士の間隔は、第１の拡散層１２Ｂ同士の間隔よりも広い。 （もっと読む）

【課題】 製造歩留まりが向上し、コスト面で有利な半導体装置の製造方法を提供する。
【解決手段】
ＧａＮ系半導体をエピタキシャル成長できる基板を準備する。基板上方にＧａＮ系半導体積層をエピタキシャル成長させる。基板上方から基板途中まで達するビアホールを完成する。ビアホールにビア配線を形成する。基板の裏面から基板を研磨してビア配線を頭出しする。研磨した基板の裏面をメタライズする。 （もっと読む）

【課題】ソースセルとドレインセルが市松模様状に配置された低オン抵抗の横型ＭＯＳトランジスタを有してなる半導体装置であって、高密度配線に有利なプラグ技術と両立可能で、制御ＩＣ等との複合化に好適な小型の半導体装置を提供する。
【解決手段】ソースセル１０２，１０３とドレインセル１０４，１０５が、それぞれ、コンタクトプラグ３１，３２によって、平坦化された第１配線層４１，４２に接続されてなり、コンタクト３１ｂで示されたソースコンタクトプラグが、コンタクト３２ａで示されたドレインコンタクトプラグのコンタクト面内における最小幅Ｗ２より小さな最小幅Ｗ１を有するコンタクト３１ｂ１〜３１ｂ５で示された小コンタクトプラグの複数個の組み合わせからなる半導体装置１１０とする。 （もっと読む）

【課題】優れたストレスマイグレーション耐性及びエレクトロマイグレーション耐性を有するダマシン配線を備えた半導体装置及びその方法を提供する。
【解決手段】半導体基板上に形成された絶縁膜１０１と、絶縁膜１０１の凹部１０２に埋め込まれた配線１０５とを備える。また、銅層１０５の上面に、無電解めっきにより形成されたＰｄ膜１０６を備える。Ｐｄ膜１０６の膜厚は、１原子層よりも大きく１０ｎｍ以下である。また、Ｐｄ膜１０６の上面には、無電解めっきにより形成されたＣｏＷＰ膜１０７を備える。これにより、ＣｏＷＰ膜１０７を構成する材質が銅層１０５へ拡散することをＰｄ膜１０６により防止することができ、半導体装置の信頼性を向上させることができる。 （もっと読む）

【課題】多層配線構造の作製において、すべての多層配線用ビア・配線・電極および放熱用ビアなどを、相互の接続特性を良好に保って、カーボンナノチューブ（ＣＮＴ）束により形成する半導体装置を提供する。
【解決手段】電導素材である、柱状構造をもったカーボンナノチューブ（ＣＮＴ）束２の少なくとも一つの表面に、Ａｕ膜など金属膜を形成後、下地層を積層し、その上に触媒金属層を形成して、ＣＶＤ法により柱状構造をもったカーボンナノチューブ（ＣＮＴ）束７を成長することで、二つの柱状構造体カーボンナノチューブ（ＣＮＴ）束を低抵抗で接続して形成する。この基本構成方法の組合せで、多層配線用の各種電導構成要素を作製する。また、成長条件によりＣＮＴの成長先端部が平坦となることを用いて、Ａｕ膜など金属膜を利用せずに、成長方向に多段に、長いカーボンナノチューブ（ＣＮＴ）束を作製でき、特に放熱用ビアなどへの適用が可能である。 （もっと読む）

【課題】側面パッドを備えるチップ、その製造方法及びそのチップを利用したパッケージを提供する。
【解決手段】上部表面、下部表面及び上部表面と下部表面とに連結された側部表面を持つ第１チップ１００を備える半導体装置であり、第１チップは、チップ基板、チップ基板上の下部導電性パターン、下部導電性パターン上の層間誘電層及び層間誘電層上の上部導電性パターンを備え、下部導電性パターン１２０ｂの少なくとも一部及び上部導電性パターンの少なくとも一部は、集合的に側面パッド１２０を形成するように第１チップの側部表面上に露出される。 （もっと読む）

【課題】抵抗が比較的小さく、信頼性が高い金属配線を形成する。
【解決手段】第１の表面１０ａから反対側の第２の表面１０ｂに貫通する貫通穴１３と、第１の表面１０ａ上に形成されたアルミ電極１１と、第２の表面１０ｂと貫通穴１３の内周面とに跨って形成されアルミ電極１１に電気的に接続された金属配線１７とを有する。そして、金属配線１７は、貫通穴１３の内周面に形成された一部が、第２の表面１０ｂ側に形成された部分よりも厚くされている。 （もっと読む）

【課題】周辺回路部の配線電極部の抵抗値の増加を防止することができるようにダミー電極を形成した半導体素子、半導体素子の製造方法を提供する。
【解決手段】本発明にかかる半導体素子１０は、半導体基板１１上に、光電変換部が形成された撮像部１２と、撮像部１２の周囲に形成され、配線電極１６が形成される周辺回路部１４とを有し、周辺回路部１４にダミー電極１８が形成され、該ダミー電極１８が、少なくとも配線電極１６の配線される方向に沿って長尺寸法を有するように形成されている。 （もっと読む）

【課題】パワー・トランジスタに流れる電流ルートを明確にすると共に、パワー・トランジスタに流れる電流の最適化を図ることにより、パワー・トランジスタへのダメージ又はストレスを低減し、信頼性に優れた半導体集積回路を提供する。
【解決手段】半導体集積回路は、パワー・トランジスタ(100A)と、パワー・トランジスタ(100A)の直上に形成され、複数の第１のバス(140〜142)と、複数の第２のバス(150〜152)と、複数の第１のバス(140〜142)及び複数の第２のバス(150〜152)の各々に１つずつ設けられたコンタクト・パッド(304)とを備える。複数の第１のバス(140〜142)と複数の第２のバス(150〜152)は、外部の接続部材(307)に近い側に位置するものから遠くに位置するものへと順に面積が小さくなるように形成されている。 （もっと読む）

【課題】Ｃｕ配線のＣｕ拡散防止性能を向上する。
【解決手段】酸化シリコン膜３９の上面、配線溝４２の側壁部の酸化シリコン膜３９の表面、配線溝４２の底部の酸化シリコン膜３１ｂの上面およびスルーホール３４の側壁部の酸化シリコン膜３１ｂの表面に、アンモニアプラズマ処理を施す。これにより、例えば厚さ１０ｎｍ未満の薄い窒化シリコン膜が形成される。この結果、酸化シリコン膜３９の上面、配線溝４２の側壁部の酸化シリコン膜３９の表面、配線溝４２の底部の酸化シリコン膜３１ｂの上面およびスルーホール３４の側壁部の酸化シリコン膜３１ｂの表面部分の膜質、清浄度、電気的な安定性を向上でき、Ｃｕの拡散防止性能を向上させることが可能となる。 （もっと読む）

【課題】製造工程の追加なく、パッド部や下層配線等のクラック、半導体素子の破壊を防止でき、かつ、配線の実効長を短くすることで、配線抵抗や寄生インダクタンスの引き下げが図れるようにする。
【解決手段】最上配線兼電極層５８がパワー素子となるＬＤＭＯＳ１０が形成されたセル部の真上に配置され、セル部中の素子と電気的に接続される最上配線層とパッド構造の一部を構成する電極層とが最上配線兼電極層５８にて兼用されるようにする。 （もっと読む）

【課題】単位面積あたりの静電容量が大きく、静電容量の製造ばらつきが小さく、Ｑ値が高く、自己共振周波数の高い半導体容量素子を提供する。
【解決手段】１層配線及び２層配線は、それぞれ、入力側の配線群と出力側の配線群とを含み、１層の入力側の配線群が有する取り出し配線と２層の入力側の配線群が有する取り出し配線とは、配線層の積層方向において重なる位置に配置され、１層の出力側の配線群が有する取り出し配線と２層の出力側の配線群が有する取り出し配線とは、配線層の積層方向において重なる位置に配置され、配線層の積層方向において、静電容量を発生させる配線は、互いに立体的に交差する。 （もっと読む）