【課題】表示部周辺の引き回し線が多層構造となっている液晶表示装置において、走査線
とソース配線との繋ぎ換え配線部の配置を見直すことにより、より狭額縁化を達成するこ
とができる液晶表示装置を提供すること。
【解決手段】表示領域の周辺部の額縁領域ＰＦに、ゲート絶縁膜の下部に形成された複数
のゲート配線４１と、ゲート絶縁膜の上に形成された複数のソース配線４２と、を備え、
前記ゲート配線４１とソース配線４２との間の電気的接続を行う繋ぎ換え配線部５０を前
記コモン配線４０に形成した切り欠き部５４内に配置する。 （もっと読む）

【課題】配線の高抵抗化を抑制可能な半導体装置及び半導体装置の製造方法を提供する。
【解決手段】半導体基板１０の表面に設けられ、上面がほぼ同一平面をなすメモリセル部６の不純物拡散層１１ａ及び周辺回路部７の不純物拡散層１１ｂと、不純物拡散層１１ａ、１１ｂの上面を被うように形成さられた膜厚がほぼ一定の絶縁膜１２、１４と、絶縁膜１２、１４内に形成され、不純物拡散層１１ａと接続されたメタルプラグ１３ａと、絶縁膜１２の内に形成され、メタルプラグ１３ａより短く形成され、不純物拡散層１１ｂと接続されたメタルプラグ１３ｂと、メタルプラグ１３ａの上端部と接続され、上面が絶縁膜１４と面一に埋め込まれたメタル配線１５ａと、メタルプラグ１３ｂの上端部と接続され、上面が絶縁膜１４と面一に埋め込まれたメタル配線１５ｂとを備えている。 （もっと読む）

【課題】ダマシン構造を有し、屈曲部を有する配線パターンの抵抗値を低減する。
【解決手段】半導体装置は、活性素子を含む基板と、前記基板上方に形成され、配線層と層間絶縁膜を含む多層配線構造と、を備え、前記配線層は、前記層間絶縁膜中に形成されたダマシン構造の配線パターンを有し、前記配線パターンは、第１の配線幅でそれぞれの方向に延在する複数の延在部と、各々前記複数の延在部のうちの２つを接続する複数の屈曲部を含み、前記複数の屈曲部の少なくとも一つは、前記第１の配線幅の√２倍よりも大きい第２の配線幅を有する。 （もっと読む）

【課題】ビット線が低抵抗でビット線間が低容量となるように、できるだけ配線を厚く形成できるようにすること。
【解決手段】第１コンタクト金属４が埋め込まれた第１層間膜８と、第１層間膜８上に形成されるとともに溝を有する第２層間膜１２と、溝に埋め込まれるとともに溝上で突出した金属配線２と、金属配線２上に形成されたハードマスク膜７と、第２層間膜１２上のハードマスク膜７及び金属配線２の側壁に形成されたサイドウォール３と、ハードマスク膜７及びサイドウォール３を含む第２層間膜１２上に形成された第３層間膜６と、第３層間膜６、第２層間膜１２、及び第１層間膜８に形成されるとともにサイドウォール３間にて第１コンタクト金属４に通ずる下穴と、下穴内に形成された第２コンタクト金属１と、を備える。 （もっと読む）

【課題】ソース／ドレイン領域へのコンタクトの方法を改良することにより、配線抵抗を減らす。
【解決手段】基板上の酸化珪素膜と、酸化珪素膜上のソース領域、ドレイン領域、ソース領域の上部に形成された第１のシリサイド、ドレイン領域の上部に形成された第２のシリサイド、及びチャネル形成領域を有する半導体層と、ゲイト絶縁膜と、多結晶珪素膜及び第３のシリサイドを有するゲイト電極と、ゲイト電極の側面に設けられた側壁と、第１のシリサイドに密着して形成された第１の金属配線と、第２のシリサイドに密着して形成された第２の金属配線と、を有し、第１の金属配線と第２の金属配線は同一金属膜をエッチングして形成された構造であり、第１乃至第３のシリサイドは、金属膜に用いられる金属を用いて形成されたシリサイドである。 （もっと読む）

【課題】半導体装置における貫通電極の接続の信頼性を向上し、貫通電極の形成時におけるパッドからの残渣物による電気的特性不良を防止する。
【解決手段】パッド２１−１と導体層２７との接触面積は、シリコン基板２０に設けられた開口部２６の孔の口径φ２と同じになるので、従来の技術と比べて接触面積を大きくすることが可能となり、これにより、接続の信頼性を向上できる。しかも、製造工程において、メタル（パッド２１−１）を含む残渣物が絶縁膜２５の外側に付着するようにしたので、その残渣物がシリコン基板本体２０ｃと接することが無く、残渣物中のＣｕ等の重金属がシリコン基板本体２０ｃの内部へ拡散して電気的特性不良を発生させることを防止できる。 （もっと読む）

【課題】導電パターンと貫通電極の間の抵抗を低くし、かつ貫通電極と裏面電極であるバンプを一体に形成することができる半導体装置を提供する。
【解決手段】この半導体装置において、貫通孔１０２は、基板１００に形成され、導電パターン１２０の下に位置している。絶縁層１１０は、貫通孔１０２の底面に位置している。導電パターン１２０は、基板１００の一面側に位置している。開口パターン１１２は、貫通孔１０２と導電パターン１２０の間に位置する絶縁層１１０に形成されており、周から貫通孔１０２の中心軸までの距離ｒ₃が貫通孔１０２における距離ｒ₁より小さい。開口パターン１１２が設けられることにより、貫通孔１０２の底面に導電パターン１２０が露出している。バンプ３０２は、基板１００の裏面側に位置しており、貫通電極３００と一体に形成されている。 （もっと読む）

【課題】低温プロセスにて、基板上に無機粒子の分散液を用いた液相法により低抵抗な導電性無機膜を安定して製造する。
【解決手段】導電性無機膜1は、酸化処理により切断可能な化学結合により結合された分散剤３０により表面が被覆された複数の無機粒子２０と有機溶剤とを含む原料液を用いて、液相法により複数の無機粒子２０を含む薄膜前駆体１２を基板１１上に成膜する工程（A）と、薄膜前駆体１２に、１００℃超、且つ、薄膜前駆体１２中に含まれる有機成分のうち最も熱分解開始温度が高い有機成分の熱分解開始温度以下、且つ、基板１１の耐熱温度以下の条件で酸化処理を施して、薄膜前駆体１２中に含まれる無機粒子２０の表面の化学結合を切断して分散剤３０を表面から脱離させるとともに、薄膜前駆体１２中に含まれる有機成分を分解して導電性無機膜１を形成する工程（B）を順次実施して製造されたものである。 （もっと読む）

【課題】加工精度を緩和し、配線抵抗を低減し、または、基板に平行方向に記録層を積層して高性能・高集積度化し、工程数を削減した不揮発性記憶装置及びその製造方法を提供する。
【解決手段】要素メモリ層を複数積層した不揮発性記憶装置において、要素メモリ層のそれぞれは、複数の第１配線５０と、第２配線７０と、第１配線５０と第２配線７０との間に設けられ、記録層を含む積層構造体６０と、を有し、第１及び第２配線の少なくともいずれか一方は、配線どうしの間隔が狭い部分と広い部分とを有する。これら配線どうしの間隔が狭い部分と広い部分とは、交互に配列している。そして、配線どうしの間隔が広い部分に配線に接続された接続部（第１接続部５２、第２接続部７２）が設けられている。記録層には、例えば、抵抗変化材料や相変化メモリ材料を用いることができる。積層構造体６０は、バリア層やヒータ層、各種の整流素子を含むことができる。 （もっと読む）

【課題】 プログラム層のレイヤを自在に変更でき、しかも、周辺回路のレイアウト設計等を変更する必要がなく、短期間で製品の納入が可能であり、かつ、歩留りが高いマスクＲＯＭを実現すること。
【解決手段】 メモリ部４０において、ワード線ならびにビット線を多層配線で構成する。メモリ部４０とロウブロック２０との間に層変換部７０ａを設ける。メモリ部４０とカラムブロック５０との間に層変換部７０ｂを設ける。層変換部７０ａ，７０ｂは、異なるレイヤの配線層間を電気的に接続するための多層配線構造体である。 （もっと読む）

【課題】コンタクト歩留を向上させる、スタックドコンタクト構造を有する半導体装置を提供する。
【解決手段】ＮＡＮＤ型フラッシュメモリのビット線コンタクトには、スタックドコンタクトを構成する第１のコンタクト開口部ＣＨ１、第２のコンタクト開口部ＣＨ２ａ、及び第３のコンタクト開口部ＣＨ２ｂが設けられる。下層の第１のコンタクト開口部ＣＨ１はビット線コンタクトの中央部に配置され、上層の第２のコンタクト開口部ＣＨ２ａはビット線コンタクトの左部に配置され、その中心位置がビット線コンタクトの中心位置に対して第２のコンタクト開口部ＣＨ２ａのズレ量だけ左方向に配置され、上層の第３のコンタクト開口部ＣＨ２ｂはビット線コンタクトの右部に配置され、その中心位置がビット線コンタクトの中心位置に対して第３のコンタクト開口部ＣＨ２ｂのズレ量だけ右方向に配置される。 （もっと読む）

【課題】所定の配線層に形成されたＣＭＰ用のダミーパターンを有効に活用して、電源強化等の機能を有する半導体装置を提供する。
【解決手段】本発明の半導体装置は、半導体基板上部の配線層Ｍ２に形成されたダミーパターン２４と、配線層Ｍ２と積層方向で対向する配線層Ｍ３に形成され所定の固定電位（電源電圧／グランド）が供給される固定電位用配線３０、３１、３２と、ダミーパターン２４と固定電位用配線３０、３１、３２とを電気的に接続するビア４０とを備えて構成される。 （もっと読む）

【課題】合計長が長くなることにより抵抗値が大きくなり、また、表皮効果により、実施的な抵抗値が大きくなった。
【解決手段】インダクタを含む半導体装置であって、前記インダクタは、（１）第１の導体と、当該第１の導体の表面に形成されている、前記第１の導体より導電性が高い第２の導体と備える渦巻状の巻線本体と、（２）第３の導体と、当該第３の導体の表面に形成されている、前記第３の導体より導電性が高い第４の導体とを備え、前記巻線本体の両端部のうち中心側の端部を起点として外側に向けて延在する配線と、（３）前記巻線本体の中心側の端部と前記配線の中心側の端部とを斜めに接続するビアと、を有する。 （もっと読む）

【課題】従来の半導体装置に比べてさらなる小型化を可能とする、複数の半導体素子が並列に接続された半導体装置を提供する。
【解決手段】半導体装置１は、ソース領域１５と、ドレイン領域１７と、ゲート領域１６とを有するＪＦＥＴ１０を複数個備えている。複数個のＪＦＥＴ１０は、ソース領域１５同士を接続するソース電極２５と、ドレイン領域１７同士を接続するドレイン電極２７と、ゲート領域１６同士を接続するゲート電極２６とにより並列に接続されている。ソース電極２５は、ソース電極２５を外部と接続するソース電極パッド２５Ａを含んでいる。ドレイン電極２７は、ドレイン電極２７を外部と接続するドレイン電極パッド２７Ａを含んでいる。そして、ソース電極パッド２５Ａおよびドレイン電極パッド２７Ａは、絶縁体からなる絶縁保護膜２８を挟んでゲート電極２６の上側に突出するように形成されている。 （もっと読む）

【課題】 エレクトロマイグレーションの制約を受け難く、配線抵抗が小さくトランジスタの電力損失が少ない、パッド配置の制約の少ないパワーＭＯＳトランジスタを提供する。
【解決手段】 半導体基板１に形成されたソース領域２およびドレイン領域３が格子状に形成されたゲート４を挟んで互いに隣接するＭＯＳトランジスタにおいて、半導体基板１上に順次形成された３層のメタル配線５、６、７とを有する。メタル配線は、ソース領域及びドレイン領域に電気的に接続され、ドレイン領域を第３層メタル配線７に接続する場合、ソース領域を第２層メタル配線６及び第１層メタル配線５に接続する。第３層メタル配線７のドレイン配線は、半導体基板１の全領域を覆うように配置され、第１層及び第２層メタル配線５、６のソース配線は第１層及び第２層メタル配線の全領域を覆うように配置される。 （もっと読む）

【課題】配線に係る抵抗を低減することができるため、半導体セルの面積を縮小することができる。
【解決手段】本発明に係る半導体装置は、半導体基板１と、半導体基板１表面に形成されたコンタクト領域４と、半導体基板１上に形成された層間絶縁膜２１とを備える。層間絶縁膜２１には、コンタクト領域４まで達する線状に延設された開口溝が設けられる。そして、開口溝内に埋設され、コンタクト領域４と電気接続された導電層８をさらに備える。 （もっと読む）

【課題】チャネルが上下方向に形成されるトランジスタアレイ内における各トランジスタの駆動電圧の伝達効率を増大させるための半導体素子及びその製造方法を提供すること。
【解決手段】本発明の半導体素子は、複数の柱パターンと、各々の前記柱パターンを囲むゲート絶縁膜と、各々の前記ゲート絶縁膜を囲み、かつ、隣接する前記ゲート絶縁膜間を連接する導電膜とを備え、該導電膜は、ゲート電極及び配線として機能することを含む。 （もっと読む）

【課題】ディッシングを抑制する。
【解決手段】半導体装置は、複数の銅配線層と複数の絶縁層が交互に積層されて構成される。低インピーダンス配線は、所定の領域を占有して形成される。第１配線群は、第１の銅配線層に所定の間隔ｄ１を空けて並列に敷設され、第１の方向に延伸する短冊状の複数の銅配線Ｌｃ１を含む。第２配線群は、第１の銅配線層と隣接する第２の銅配線層に、所定の間隔ｄ２を空けて並列に敷設され、第１の方向と垂直な第２の方向に延伸する短冊状の複数の銅配線Ｌｃ２を含む。第１配線群が占める領域ＲＧＮ１と、第２配線群が占める領域ＲＧＮ２と、所定の領域は、少なくとも部分的にオーバーラップする。第１配線群Ｌｃ１と第２配線群Ｌｃ２は、等電位となるように電気的に接続される。 （もっと読む）

【課題】アレイ基板の低抵抗配線を具現する。
【解決手段】アレイ基板１００はベース基板１０１、ゲート配線ＧＬ、第１絶縁層１２０、第２絶縁層１６０、データ配線、及び画素電極ＰＥを含む。ゲート配線ＧＬはベース基板１０１に形成された第１シード層１１１ａ、１１１ｂ、１１１ｃ、第１シード層１１１ａ、１１１ｂ、１１１ｃの上に形成された第１金属層１１２ａ、１１２ｂ、１１２ｃからなる。第１絶縁層１２０はゲート配線ＧＬが形成されたベース基板１０１の上に形成され、第２絶縁層１６０はその上にゲート配線ＧＬと交差する方向に配線トレンチＨ３が形成される。データ配線ＤＬは配線トレンチＨ３の下に形成された第２シード層１４１ｄ及び配線トレンチ内に形成された第２金属層１４２ｄからなる。このように絶縁層を利用して一定の深さを有するホールを形成し、ホール内にめっき方式で金属層を形成することで、金属配線の厚さを厚く形成できる。 （もっと読む）

【課題】 一回のエッチングで、深さの異なる複数のパターンを形成することができる、反射防止膜を用いてパターンを形成する工程を含む半導体装置の製造方法を提供すること。
【解決手段】 パターン形成方法は、被加工膜上にエッチング調整層からなるパターンを形成する工程と、前記調整層パターンを少なくとも覆うように反射防止膜を形成し、レジスト塗布、露光現像によりレジストパターンを形成する工程とを有し、前記被加工膜のエッチング条件下で、前記エッチング調整層がエッチングされることにより、前記エッチング調整層の有無で、異なる深さのパターンが形成されることを特徴とする。 （もっと読む）