【課題】配線層の溶出、および酸化を抑制する半導体装置、およびその設計方法を提供する。
【解決手段】接続コンタクトに接続される金属配線の配置を決定するステップと、接続コンタクトを設けるためのスルーホールの配置を決定するステップとを具備する半導体装置に設計方法を適用する。ここで、金属配線の配置を決定するステップは、（ａ）スルーホールによって露出する金属配線の領域を特定するステップと、（ｂ）金属配線に付帯する容量を特定するステップと、（ｃ）容量が蓄える電荷が、領域を介して金属配線から極性溶媒に移動したときの領域の損傷を抑制するように、金属配線の配置を決定するステップとを含むものとする。 （もっと読む）

【課題】グラフェンと金属電極との間の接触抵抗を低減する。
【解決手段】グラフェンの単位面積あたりの電気抵抗をｒ_GP[Ω／μｍ²]、グラフェンと金属電極との単位面積当たりの界面抵抗をｒ_C[Ωμｍ²]とすると、接触面積をＳとして、接触抵抗は


と計算できる。ｒ_GPを１０Ω／μｍ²、ｒ_Cを１０Ωμｍ²とした場合の計算結果を示し、接触面積を




にすることにより、接触抵抗を収束値の１０％増し、あるいは３０％増しの値にまで、低減することができる。 （もっと読む）

【課題】側壁転写加工技術を用いる場合に、転写用のマスクが非対称な形状となることに起因した不具合を極力防止する
【解決手段】半導体基板１上に形成したシリコン酸化膜４にコンタクトプラグ５を形成し、シリコン窒化膜６、シリコン酸化膜７を積層し、芯材用膜を積層して芯材パターンに加工する。上面に非晶質シリコン膜を形成してスペーサ加工をしてマスクパターンを形成する。このとき、マスクパターンは、芯材パターンを挟んで対向するペア部の間隔に対して隣接部の間隔が小さくなるように形成される。芯材パターン除去の後、マスクパターンをマスクとしてシリコン酸化膜７、シリコン窒化膜６を加工して配線溝パターンを形成し、内部に導体膜８，９を埋め込み、埋め込み配線１０ａ、１０ｂを形成する。埋め込み配線１０ｂは、上部で配線幅が広く形成されている。 （もっと読む）

【課題】フリップチップ実装構造の半導体装置では、半導体基板（半導体チップ）裏面に抵抗を低減するための厚い金属層が設けられる。しかし、半導体チップの薄化が進むと、厚い金属層との応力の差により、半導体基板に反りが発生し、歩留まりが悪化する原因となっていた。
【解決手段】第１主面に動作領域が設けられ、第２主面に金属層が設けられる半導体基板（半導体チップ）の、少なくとも動作領域と一部重畳する第２主面側の半導体基板に凹部を設ける。これにより周辺部において第１の厚みを有し、凹部において第１の厚みより薄化された第２の厚みを有する半導体チップとする。周辺部が第１の厚みを有するため、第２主面側に厚い金属層を形成しても、半導体チップの反りを防止できる。 （もっと読む）

【課題】含境界部分における金属シリサイド層の厚さに関係なく、金属シリサイド層の抵抗値を自由に調整することができる半導体装置を提供する。
【解決手段】半導体基板１２に形成されたＮチャネル型トランジスタ形成領域１４と、Ｐチャネル型トランジスタ形成領域１６と、Ｎチャネル型トランジスタ形成領域１４とＰチャネル型トランジスタ形成領域１６とに跨って延在し、Ｎチャネル型トランジスタ形成領域１４とＰチャネル型トランジスタ形成領域１６との境界線Ｌを含む領域に形成された含境界部分および境界線を含まない領域に形成された無境界部分を有すると共に、導電性シリコン層２８と、導電性シリコン層２８表面に形成され、含境界部分における厚さおよび無境界部分における厚さが異なる金属シリサイド層３０（３０Ａ，３０Ｂ）と、を備えるゲート電極と、を備えた半導体装置。 （もっと読む）

【課題】オン抵抗の増大を抑制しつつ、ゲート抵抗を低減して高速スイッチング化が図れる半導体装置を提供する。
【解決手段】本発明の半導体装置は、半導体層１０におけるソース領域１４が設けられた表面上に設けられソース領域１４と接続された第１の主電極４０と、ベース領域１３に対して絶縁膜１７を介して対向し第１の方向Ｘに延在するゲート電極１６と、ゲート電極１６と接続され半導体層１０の表面上で第１の方向Ｘに交差して設けられた第１のゲート配線３１と、第１のゲート配線３１上に設けられ第１のゲート配線３１と接続されたゲートコンタクト部３２と、第１のゲート配線３１上に設けられ、ゲートコンタクト部３２を介して第１のゲート配線３１と接続され、第１のゲート配線３１よりも幅が広く且つ低抵抗な材料からなる第２のゲート配線３２とを備えている。 （もっと読む）

【課題】ゲート電極の抵抗を低減しつつ、寄生容量やチップ面積の増大を抑制して、高周波特性を向上できる半導体装置を提供する。
【解決手段】実施形態の半導体装置は、ソース拡散層１１０とドレイン拡散層１２０とゲート電極１００とにより構成された単位電界効果トランジスタを電気的に並列接続したマルチフィンガー構造の電界効果トランジスタと、この電界効果トランジスタの上部に電気的に接続した多層配線構造とを備え、ソース拡散層１１０の第２の配線（Ｍ１配線１５０）およびドレイン拡散層１２０の第３の配線（Ｍ１配線１５０）より上層にゲート電極１００の第１の配線（Ｍ２配線１６０）を設けるものである。 （もっと読む）

【課題】配線の低抵抗化を実現することができ、かつ配線と導電層との密着性を向上させることができる表示装置用基板およびそれを備えた液晶表示装置を提供する。
【解決手段】絶縁性基板１０、絶縁性基板１０上に設けられた配線４、配線４における絶縁性基板１０の反対側に設けられた導電層１２、並びに、配線４および導電層１２を覆うように絶縁性基板１０上に設けられた層間絶縁膜１５を備えており、導電層１２が金属ナノ粒子を含有し、配線４における導電層１２との接触面にはスリット２１が形成されている。 （もっと読む）

【課題】 高抵抗である透明電極から低抵抗配線にコンタクトする場合のコンタクトホールにおいて、電力損失を低減しつつ、狭額縁化を図ることを目的とする。
【解決手段】 表示装置において、基板上に少なくとも薄膜トランジスタ、平坦化膜及び複数の発光素子が形成されており、発光素子には、少なくとも発光層と、第１の電極及び第２の電極を有している。この第１の電極と、第１電極よりも抵抗値の低い配線（ＧＮＤ配線又は電源配線）とを接続させるために、表示領域よりも外側の平坦化膜には複数の第１のコンタクトホール及び複数の第２のコンタクトホールが設けられており、第２のコンタクトホールは、表示領域から第１のコンタクトホールまでの距離に比べて遠距離に配置され、かつ第１のコンタクトホールよりも開口面積が小さい。 （もっと読む）

【課題】Ｑ値の高いモノリシックインダクタ素子を備える半導体装置及びその製造方法を提供する。
【解決手段】半導体装置５０は、半導体基板１と、半導体基板１上に設けられた層間絶縁膜６と、層間絶縁膜６の上部に埋め込むように設けられ、スパイラルパターンを有する第１インダクタ配線層７と、層間絶縁膜６上及び第１インダクタ配線層７上を覆うように設けられ、第１インダクタ配線層７に沿って延びる少なくとも一つの溝状接続孔１０を有するバリア絶縁膜９と、バリア絶縁膜１０上に、第１インダクタ配線層７に沿って延びるように形成されると共に、溝状接続孔１０を埋め込んで第１インダクタ配線層７に電気的に接続された第２インダクタ配線層１１とを備える。第２インダクタ配線層１１は、その長さ方向に延びるように上面側に設けられた少なくとも一つの溝状凹部１２を有する。 （もっと読む）

【課題】標的となる領域に液滴を塗布することができ、かつ、配線抵抗の増加を極力抑制することができるパターン形成基板を提供する。
【解決手段】本発明に係るパターン形成基板１ｂは、液滴が吐出されることによって、所定のパターンが形成されるものであり、上記液滴が接触したときの接触角が第１接触角である第１領域２と、上記液滴が接触したときの接触角が第２接触角であって、上記第１領域２に囲まれた第２領域３と、上記液滴が接触したときの接触角が第３接触角であって、第２領域３に囲まれた第３領域６とを有し、第２接触角は第１接触角および第３接触角よりも小さく、第３領域６と、第２領域３における液滴が吐出される塗布領域４と、液滴が吐出されない非塗布領域５とは互いに隣接するように形成されていることを特徴とする。 （もっと読む）

【課題】工程数の増加を抑制しながら配線抵抗を低下させることができる配線基板の製造方法及び表示装置を提供する。
【解決手段】基板上に配線を備える配線基板の製造方法であって、上記製造方法は、上記基板上に上記配線を形成し、上記基板から上記配線を凸状に突出させる工程と、導電粒子を含むインクを吐出し、上記配線の上面の幅全体に連続して広がるインク滴を上記配線上に配置する工程と、上記インク滴を焼成し、上記配線上に導電層を形成する工程とを含む配線基板の製造方法である。 （もっと読む）

【課題】基板の表裏を導通する導通部における電気特性を向上した貫通電極基板及びそれを用いた半導体装置を提供すること。
【解決手段】本発明の貫通電極基板１００は、表裏を貫通する貫通孔１０４を有する基板１０２と、貫通孔１０４内に充填される金属材料を含む導通部１０６と、を備え、導通部１０６は、面積重み付けした平均結晶粒径が１３μｍ以上の金属材料を少なくとも含む。また、導通部１０６は、結晶粒径が２９μｍ以上の金属材料を含む。 （もっと読む）

【課題】接続不良を低減した半導体装置を提供する。
【解決手段】半導体装置１００は、ワイヤ４０にて外部電極と電気的に接続可能に構成されている。半導体装置１００は、基板１０と、その基板１０上に形成され基板１０とワイヤ４０により電気的に接続される半導体チップ２０とを備える。半導体チップ２０は、ワイヤ４０と電気的に接続された配線層２３と、配線層２３上に形成された保護層２４を有する。配線層２３は、保護層２４が上層に形成される一方、下層において他の層と電気的に接続される配線部２３１Ａと、保護層２４が上層に形成されず露出した表面においてワイヤ４０の一端が接続されるボンディング部２３１Ｂと、配線部２３１Ａとボンディング部２３１Ｂとを結ぶ接続部２３１Ｃとを備える。接続部２３１Ｃは、配線層２３を彫り込んで形成されたエッチング部６０を備える。 （もっと読む）

【課題】ＣＶＤによりＴｉ膜を成膜する際に、より低抵抗でかつ抵抗のばらつきが小さいＴｉ膜を成膜することができ、プラズマダメージを小さくすることができるＴｉ膜の成膜方法を提供すること。
【解決手段】チャンバ内にシリコンウエハを配置し、ＴｉＣｌ_４ガスおよびＨ_２ガスを含む処理ガスを導入しつつチャンバ内にプラズマを生成し、そのプラズマにより処理ガスの反応を促進してシリコンウエハ上にＴｉ膜を成膜するにあたり、チャンバ内にシリコンウエハが配置された状態でＴｉＣｌ_４ガスを導入した後、チャンバ内にプラズマを生成する。 （もっと読む）

【課題】銅配線本体の開放表面に形成されるマンガンを含むバリア層に最適な内部構成を持たせて、そのバリア機能を充分に発揮させることができる半導体素子の製造方法を提供する。
【解決手段】銅配線１は、電気絶縁層３に銅からなる配線本体８を備える。配線本体の外周８１は、電気絶縁層に対向している第１の外周８ａと電気絶縁層との間に形成された第１のバリア層７ａと、配線本体の外周のうち電気絶縁層に対向していない第２の外周８ｂに接して形成された第２のバリア層７ｂとを備える。第１および第２のバリア層はそれぞれマンガンを含む酸化物層からなるとともに、各バリア層内の厚さ方向でマンガンの原子濃度が極大となる位置を有する。 （もっと読む）

【課題】配線抵抗を低下させて、均一かつ確実に動作させる透明薄膜トランジスタ及び画像表示装置を提供すること。
【解決手段】実質的に透明な基板と、基板上に実質的に透明な導電材料の第１の薄膜と金属材料の第２の薄膜とを２層以上積層して形成されたゲート配線と、ゲート配線上に形成された実質的に透明なゲート絶縁膜と、ゲート絶縁膜上に形成された実質的に透明な半導体活性層と、実質的に透明な半導体活性層を挟んで離間して形成された実質的に透明な導電材料の第５の薄膜と金属材料の第６の薄膜とを２層以上積層して形成されたソース配線と、実質的に透明な半導体活性層を挟み、ソース配線に離間して実質的に透明な導電材料の第７の薄膜で形成されたドレイン電極と、を備えることを特徴とする透明薄膜トランジスタ。 （もっと読む）

【課題】Ｃｕ配線パターンとキャップ層との界面を伝うＣｕの拡散を抑制し、同時にＣｕ配線パターンの抵抗の増大を抑制するＣｕダマシン配線の製造法を提供する。
【解決手段】基板４１上に側壁面と底面とにより画成された凹部を有する絶縁膜４５を形成する。側壁面のうち、上端部を含む上側の第１の部分Ｄを覆い、凹部の底面と下側の第２の部分においては前記絶縁膜が露出するように覆う、金属膜４７を形成する。凹部の側壁面と底面とを連続的に覆う導電性拡散障壁膜４８を形成する。銅を充填し銅配線パターン４９Ａ、４９Ｂ、４９Ｃとする。絶縁膜上と銅配線パターンの表面を覆う絶縁性拡散障壁膜４９を形成する。熱処理により、銅配線パターンと絶縁性拡散障壁膜との界面に、金属元素の濃集領域４９Ｄを形成する。金属元素の濃集領域では、金属膜を構成する金属元素の濃度が、銅配線パターン中よりも高い。 （もっと読む）

【課題】酸化処理や酸化剤への耐性を向上させ、かつビット線の低抵抗化を可能とする半導体装置及びその製造方法を提供する。
【解決手段】酸化処理により、第１ポリシリコン層１４の側壁及び露出した基板１０の底面に第３酸化膜１７を形成する。次いで、ビット線１６を、溝１５の底面に形成し、溝１５の側壁に第１窒化膜１９を形成する。次いで、ビット線１６上にのみ所望の厚さのタングステン層１８を形成する。次いで、溝１５を埋めるように第２窒化膜２０を形成する。これにより、タングステン層１８が第１窒化膜１９及び第２窒化膜２０で覆われることになり、この後に行われる熱処理や薬液処理からタングステン層１８を保護することができる。 （もっと読む）

【課題】素子の微細化及び高集積化を妨げることなく、ＰＮ接合境界領域における金属シリサイド膜の断線を防止して、配線の高抵抗化を回避できるようにする。
【解決手段】半導体装置は、半導体基板１０の上に形成され、導電性を有するシリコンからなるゲート電極と、該ゲート電極の上に形成されたニッケルシリサイド膜１７とを有している。ゲート電極は、少なくとも、Ｎ型の導電性を示す第１のゲート電極１４と、Ｐ型の導電性を示す第２のゲート電極１５と、第１のゲート電極１４及び第２のゲート電極１５の間に形成された第３のゲート電極１４ａとを有している。第３のゲート電極１４ａは第１のゲート電極１４と接続されると共に、第３のゲート電極１４ａの不純物の濃度は、第１のゲート電極１４のＮ型不純物の濃度よりも低い。 （もっと読む）