半導体装置およびその製造方法
【課題】フリップチップ実装構造の半導体装置では、半導体基板（半導体チップ）裏面に抵抗を低減するための厚い金属層が設けられる。しかし、半導体チップの薄化が進むと、厚い金属層との応力の差により、半導体基板に反りが発生し、歩留まりが悪化する原因となっていた。
【解決手段】第１主面に動作領域が設けられ、第２主面に金属層が設けられる半導体基板（半導体チップ）の、少なくとも動作領域と一部重畳する第２主面側の半導体基板に凹部を設ける。これにより周辺部において第１の厚みを有し、凹部において第１の厚みより薄化された第２の厚みを有する半導体チップとする。周辺部が第１の厚みを有するため、第２主面側に厚い金属層を形成しても、半導体チップの反りを防止できる。
【解決手段】第１主面に動作領域が設けられ、第２主面に金属層が設けられる半導体基板（半導体チップ）の、少なくとも動作領域と一部重畳する第２主面側の半導体基板に凹部を設ける。これにより周辺部において第１の厚みを有し、凹部において第１の厚みより薄化された第２の厚みを有する半導体チップとする。周辺部が第１の厚みを有するため、第２主面側に厚い金属層を形成しても、半導体チップの反りを防止できる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に係り、特に薄化した半導体チップの量産を可能とする半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ディスクリート半導体の半導体装置（半導体チップ）は、入力端子と出力端子にそれぞれ接続する電極がそれぞれチップの両主面（表面と裏面）に設けられているものが多いが、両電極がチップの一主面に設けられ、フリップチップ実装などが可能なタイプも知られている。
【０００３】
図１６を参照し、従来のフリップチップ実装が可能なタイプの半導体装置（半導体チップ）１３１をＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor)を例に説明する。
【０００４】
ｎ＋型の半導体基板１３３の上にｎ−型半導体層を設けてドレイン領域１３４とし、ｐ型のチャネル層１３５を設ける。チャネル層１３５表面からドレイン領域１３４まで到達するトレンチ１３６を作り、トレンチ１３６の内壁をゲート酸化膜１３７で被膜し、トレンチ１３６内にゲート電極１３８を設ける。トレンチ１３６に隣接したチャネル層１３５表面にはｎ＋型のソース領域１３９およびｐ＋型のボディ領域１４０が形成される。トレンチ１３６で囲まれた領域がトランジスタのセル１３２となり、セル１３２が多数配置されて動作領域Ｅ’が形成される。トレンチ１３６上は層間絶縁膜１４１で覆われている。
【０００５】
ソース電極１４２は、Ａｌ等のスパッタにより設けられ且つ各セル１３２のソース領域１３９と接続して設けられる。ゲートパッド電極１４８は、ソース電極１４２と同一工程にて形成された電極であり、ゲート電極を延在してコンタクトさせる。ドレインパッド電極１１４は、ソース電極１４２と同一工程にて形成された電極であり、半導体チップ外周のアニュラー１１５上に設けられる。
【０００６】
ソースバンプ電極１１１は、ソース電極１４２とコンタクトする半田バンプである。ソース電極１４２上で窒化膜１５６にコンタクト孔を設け、半田の下地となる下地電極１１０を設け、半田バンプを形成する。ゲートバンプ電極１１２およびドレインバンプ電極１１３も、ソースバンプ電極１１１と同様に設けた半田バンプである。
【０００７】
金属層１１６は、例えば、蒸着やスパッタにより形成したＴｉ／Ｎｉ／Ａｕの多層金属層であり、これによりドレイン抵抗を低減できる。（例えば特許文献１参照。）。
【０００８】
図１７は、上記の半導体装置の製造方法を示す断面図である。
【０００９】
図１７（Ａ）を参照して、ｎ＋型の半導体基板１３３の上にｎ−型半導体層を積層した半導体ウエハＷの第１主面Ｓｆ１にダイシングラインＤＬに沿って配列する複数の半導体チップ１３１の動作領域を形成する。動作領域にばＭＯＳＦＥＴが形成され、その詳細は図１６に示すとおりである。
【００１０】
次に、第１主面Ｓｆ１側に、各バンプ電極を形成した後（不図示）、裏面（第２主面Ｓｆ２）側から研削し、所望の厚み（例えば２００μｍ程度）まで薄化する（図１７（Ｂ））。
【００１１】
その後、第２主面側全面に、例えば、蒸着などによりＴｉ−Ｎｉ−Ｃｕ−Ｎｉの多層金属層１１６を形成する（図１７（Ｃ））。
【００１２】
そしてダイシングラインＤＬに沿ってダイシングし（図１７（Ｄ））、個々の半導体チップ１３１に分割する（図１７（Ｅ））。
【００１３】
図１８を参照して、入力端子および出力端子に接続する電極（ソースバンプ電極１１１およびドレインバンプ電極１１３）、およびこの場合は制御端子に接続する電極（ゲートバンプ電極（不図示））など、全ての端子に接続する電極を、半導体基板（半導体チップ）の第１主面側に設けることで、例えばプリント基板５１に設けた所望の導電パターン５２上に、チップをフリップチップ実装することができる。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２００２−３６８２１８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
半導体装置（半導体チップ）の薄化が進み、現状では例えば裏面研削後やダイシング後の仕上げ厚みが２０μｍ〜５０μｍ程度の半導体チップが生産されている。しかし、これに伴い、搬送時の割れや、反りなどの不良も多くなり、取り扱いが困難となる問題がある。
【００１６】
特に、上記の如くフリップチップ実装構造の半導体装置では、図１８の矢印の如く電流経路が形成され、裏面の抵抗（例えばドレイン抵抗Ｒ）を低減するため、半導体基板の裏面（第２主面Ｓｆ２側）に例えば３μｍの厚みの金属層１１６を形成している。
【００１７】
このため、薄化した半導体基板（シリコン半導体基板）Ｗと厚い金属層１１６の膜応力の違いにより、特に、裏面研削後や個々の半導体チップに分割した後（図１７（Ｅ））において反りの発生や、割れなどの不良が多くなり、歩留まりの低下を招く原因となっている。
【００１８】
これを防ぐために半導体チップ１３１完成後の半導体基板Ｗの厚みｔ（図１８）は、動作領域の特性に必要な厚みより厚く仕上げられており、例えばＭＯＳＦＥＴであれば、電流経路の抵抗低減に限界があり、オン抵抗の低減が進まない問題もあった。
【課題を解決するための手段】
【００１９】
本発明は上述した問題点に鑑みてなされたものであり、第１主面と、第２主面を有する半導体基板と、該半導体基板の前記第１主面側に設けられた動作領域と、前記第２主面側の前記半導体基板に、該動作領域の少なくとも一部と重畳して設けられた凹部と、を具備することにより解決するものである。
【発明の効果】
【００２０】
本実施形態の構造によれば、第１に、周辺部を厚く残存させ、少なくとも動作領域の一部と重畳する半導体基板の裏面に凹部を設けて当該領域の半導体基板を薄化することにより、半導体基板（半導体チップ）の強度を高めることができる。従って、裏面に厚い金属層が形成されるフリップチップ実装構造の半導体チップであっても、反りの発生や、ハンドリング時の割れなどの不良を低減できる。
【００２１】
第２に、凹部を形成することにより、電流経路の抵抗を低減できる。電流が流れる半導体基板は、例えばＭＯＳＦＥＴであればオン抵抗に対する影響度も大きい。しかし本実施形態では、半導体基板を薄化できるため、オン抵抗の低減が図れる。
【００２２】
また本実施形態の製造方法によれば、個々の半導体チップに分割した後において、薄化した半導体チップの反りを防止し、割れなどの不良の発生を低減する半導体装置の製造方法を提供できる。すなわち、半導体ウエハの裏面を所望の厚みまで研削した後、個々の半導体チップの動作領域について、フォトリソグラフィ工程及びエッチング工程によって凹部を形成して、半導体チップ毎に部分的に薄化する。半導体チップサイズで研削により部分的に薄化することは現状では不可能であるが、エッチングにより所望のパターンの凹部を形成できる。
【図面の簡単な説明】
【００２３】
【図１】本発明の第１の実施形態を説明するための（Ａ）平面図、（Ｂ）平面図、（Ｃ）断面図である。
【図２】本発明の第１の実施形態を説明するための断面図である。
【図３】本発明の第１の実施形態を説明するための断面図である。
【図４】本発明の第１の実施形態と比較するための断面図である。
【図５】本発明の第１の実施形態を説明するための（Ａ）平面図、（Ｂ）断面図、（Ｃ）断面図である。
【図６】本発明の第１の実施形態を説明するための断面図である。
【図７】本発明の第２の実施形態を説明するための回路図である。
【図８】本発明の第２の実施形態を説明するための平面図である。
【図９】本発明の第２の実施形態を説明するための断面図である。
【図１０】本発明の第２の実施形態を説明するための（Ａ）断面図、（Ｂ）平面図、（Ｃ）平面図である。
【図１１】本発明の実施形態の製造方法を説明するための（Ａ）断面図、（Ｂ）平面図である。
【図１２】本発明の実施形態の製造方法を説明するための断面図である。
【図１３】本発明の実施形態の製造方法を説明するための断面図である。
【図１４】本発明の実施形態の製造方法を説明するための断面図である。
【図１５】本発明の実施形態の製造方法を説明するための断面図である。
【図１６】従来技術を説明するための断面図である。
【図１７】従来技術の製造方法を説明するための断面図である。
【図１８】従来技術を説明するための断面図である。
【発明を実施するための形態】
【００２４】
図１から図１５を参照して、本発明の実施の形態を詳細に説明する。
【００２５】
図１から図４に、本実施形態の半導体装置１００を示す。図１が１つの半導体基板（半導体チップ）を示す図であり、図１（Ａ）が第１主面Ｓｆ１側の平面図、図１（Ｂ）が第２主面Ｓｆ２側の平面図、図１（Ｃ）が図１（Ａ）のａ−ａ線断面図である。また、図２および図３がそれぞれ、図１（Ａ）のｂ−ｂ線、ｃ−ｃ線の断面図であり、動作領域とその周辺の拡大図である。
【００２６】
図１を参照して、本実施形態の半導体装置１００は、半導体基板１０と、動作領域Ｅと、凹部２０と、金属層３０とを有する。半導体基板１０は、対向する第１主面Ｓｆ１と第２主面Ｓｆ２を有する。本実施形態の半導体基板１０は、第１主面Ｓｆ１および第２主面Ｓｆ２と、これらに垂直な第３主面Ｓｆ３によって１個の半導体チップが構成されるものである。
【００２７】
半導体基板１０の第１主面Ｓｆ１側に、動作領域Ｅが設けられる。動作領域Ｅには例えば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、接合型ＦＥＴに代表される電界効果型トランジスタ（ＦＥＴ）、バイポーラトランジスタ、ダイオード、サイリスタなどの半導体素子が設けられる。
【００２８】
以下一例として、動作領域Ｅにアップドレイン構造のＭＯＳＦＥＴが形成される場合について説明する。
【００２９】
第１主面Ｓｆ１側には、動作領域Ｅ（破線）に接続する全ての電極が設けられる。ここでは、ゲートパッド電極１９ｐ、ソース電極１７、ドレイン電極１８が設けられ、その上には、それぞれ丸印の如く、半導体チップ外部のプリント基板等に接続する電極（以下外部接続電極）となるソースバンプ電極２７、ドレインバンプ電極２８、ゲートバンプ電極２９を設ける。各バンプ電極２７、２８、２９の直径は例えば約２５０μｍである。半導体基板１０は、一例としてサイズが１．４ｍｍ×１．４ｍｍの半導体チップであり、各バンプ電極２７〜２９のピッチは、０．５ｍｍ〜１．０ｍｍ程度である。
【００３０】
尚、図１では計４個のバンプ電極２７、２８、２９を示しているが、その数および配置は図示したものに限らない。またそれぞれのバンプ電極２７、２８、２９の数も図示したものに限らない。一方、第２主面Ｓｆ２側に電極は設けられない。
【００３１】
すなわち、本実施形態の半導体装置は、入力端子に接続する第１の外部接続電極（例えばソースバンプ電極２７）からソース電極１７に広がり、半導体基板１０の内部を通過し、アップドレイン領域を通って、出力端子に接続する第２の外部接続電極（例えばドレインバンプ電極２８）に電流が流れるものである。ここで、アップドレイン領域ＵＤとは、例えばドレインバンプ電極２８の下方などの半導体基板１０を低抵抗化することによりドレイン電流を半導体基板１０の垂直（厚み）方向に引き出すようにした領域（図２参照）である。
【００３２】
凹部２０は、第２主面Ｓｆ２側の半導体基板１０に、動作領域Ｅの少なくとも一部と重畳して設けられる。凹部２０を形成することにより、その領域の半導体基板１０が薄化され、半導体基板１０内部を流れる電流の抵抗を低減できる。
【００３３】
図１（Ｃ）を参照して具体的に説明する。半導体基板１０（半導体チップ）の端部の厚みが第１の厚みｔ１の場合、凹部２０が設けられた領域の半導体基板１０の厚みは第１の厚みより薄い第２の厚みｔ２となる。第１の厚みｔ１は例えば２００μｍであり、第２の厚みｔ２は例えば２０μｍである。これにより、半導体基板１０（半導体チップ）としての強度を維持し、且つ、ＭＯＳＦＥＴのオン抵抗の低減に寄与できる。凹部２０は、動作領域Ｅの全面と重畳して凹部２０が形成されると望ましい。
【００３４】
第２主面Ｓｆ２側には、金属層３０を設けた方が望ましい。金属層３０は、たとえばＴｉ／Ｎｉ／Ａｕからなる多層金属層であり、これによっても、ドレイン領域の抵抗を低減できる。金属層３０の厚みは、計３μｍ程度であり、凹部２０も覆って設けられる。
【００３５】
図２および図３を参照して、半導体基板１０は、ｎ＋型シリコン半導体基板１上にｎ−型半導体層（例えばｎ−型エピタキシャル層）２を積層してなり、ドレイン領域となる。第１主面Ｓｆ１となるｎ−型半導体層２表面にはｐ型の不純物領域であるチャネル層４を設ける。
【００３６】
トレンチ７は、チャネル層４を貫通してｎ−型半導体層２まで到達させる。トレンチ７は、一般的には第１主面Ｓｆ１の平面パターンにおいて格子状またはストライプ状にパターニングする。
【００３７】
トレンチ７の内壁にはゲート酸化膜１１を設ける。ゲート酸化膜１１の膜厚は、ＭＯＳＦＥＴの駆動電圧に応じて数百Å程度とする。また、トレンチ７内部には導電材料を埋設してゲート電極１３を設ける。導電材料は例えばポリシリコンであり、そのポリシリコンには、低抵抗化を図るために例えばｎ型不純物が導入されている。
【００３８】
ソース領域１５は、トレンチ７に隣接したチャネル層４表面にｎ型不純物を注入したｎ＋型不純物領域である。また、隣接するソース領域１５間のチャネル層４表面には、ｐ＋型不純物の拡散領域であるボディ領域１４を設け、基板の電位を安定化させる。これにより隣接するトレンチ７で囲まれた部分がＭＯＳトランジスタの１つのセルとなり、これが多数個集まってＭＯＳＦＥＴの動作領域Ｅを構成している。
【００３９】
尚、本実施形態の動作領域Ｅとはセルが配置され、電流が流れる領域とする。つまりＭＯＳＦＥＴの場合は、電流が流れる最外周のセルＣが配置される領域までとする。動作領域Ｅの外周には、高濃度のｐ型不純物領域であるガードリング２１が設けられる。
【００４０】
ゲート電極１３は層間絶縁膜１６で被覆される。ソース電極１７はアルミニウム（Ａｌ）等をスパッタして所望の形状にパターンニングした金属電極である。ソース電極１７は動作領域Ｅ上を覆って半導体基板１０の第１主面Ｓｆ１側に設けられ、層間絶縁膜１６間のコンタクトホールを介してソース領域１５およびボディ領域１４と接続する。
【００４１】
ゲート電極１３は、連結部１３ｃにより基板上に引き出され、半導体基板の周囲を取り巻くゲート連結電極１９まで延在され、ゲートパッド電極（ここでは不図示）に接続する。
【００４２】
ソース電極１７上は窒化膜２３が設けられ、窒化膜２３の所定の領域を開口してＵＢＭ（Under Bump Metal）２４を設ける。ＵＢＭ２４は、例えば無電解メッキにより下層からニッケル（Ｎｉ：厚さ２．４μｍ）、金（Ａｕ：厚さ５００Å）をこの順で積層した金属層である。また窒化膜２３上には、ＵＢＭ２４が露出する保護膜（例えばポリイミド膜）２５を設け、ＵＢＭ２４を下地電極とする例えばスクリーン印刷によりソースバンプ電極２７を設ける。ソースバンプ電極２７の直径は例えば、約２５０μｍである。尚、図１においては説明の都合上ソース電極１７は動作領域Ｅ端部に配置した場合を示すが、実際には動作領域Ｅに均一にソース電位が印加されるよう配置される。
【００４３】
ドレイン電極１８は、半導体基板１０の第１主面Ｓｆ１側に設けられる。ドレイン電極１８は、ソース電極１７と同じ（例えばＡｌ）金属層により所望の形状にパターンニングされ、ソース電極１７と離間して配置される。ドレイン電極１８上にも、ソースバンプ電極２７と同様にドレインバンプ電極２８を設ける。
【００４４】
ドレイン電極１８の下方には、ドレイン抵抗を低減するためｎ型の高濃度不純物領域（ｎ＋型不純物領域）２２および、ｎ＋型不純物領域２２より高濃度のｎ＋型不純物領域２２’を設ける。ｎ＋型不純物領域２２は、ｎ−型半導体層２表面からｎ＋型シリコン半導体基板１に達している。すなわち、ドレイン電極１８は、ｎ＋型不純物領域２２を介して、動作領域Ｅのドレイン領域（ｎ−型半導体層２およびｎ＋型シリコン半導体基板１）と接続する。
【００４５】
このように本実施形態では、ソース電極１７およびドレイン電極１８、ゲートパッド電極（不図示）を、いずれも第１主面Ｓｆ１側に設ける。これにより、ＭＯＳＦＥＴ１００の動作時には、入力端子に接続するソースバンプ電極２７およびソース電極１７から動作領域Ｅ、ｎ−型半導体層２、ｎ＋型シリコン半導体基板１、（金属層３０、）ｎ＋型不純物領域２２（２２’）を経由して、出力端子に接続するドレイン電極１８、ドレインバンプ電極２８に至る電流経路が形成される。
【００４６】
次に、凹部２０を形成する位置について、説明する。凹部２０は、半導体基板１０の主に端部の内側に設けられる。
【００４７】
図４を参照して説明する。図４は、半導体基板１０の端部に段差２０’が設けられた場合を示す。
【００４８】
このように、端部に段差２０’が形成されると、端部の厚みとして第１の厚みｔ１が確保できず、また動作領域Ｅ下方の抵抗低減にも寄与できない。従って本実施形態では、図４の如く、端部の厚みが動作領域Ｅ下方の厚みより薄いものは含まない。
【００４９】
すなわち、図１（Ｂ）の如く、端部の内側に凹部２０を形成することにより、端部の厚みを第１の厚みｔ１とし、凹部２０の形成領域の厚みを第２の厚みｔ２とすることができる。
【００５０】
具体的には、凹部２０は、１つの側壁に直交する断面線において、対向する側壁が少なくとも１組存在するように形成され、当該対向する側壁の高さｔ３が同等であるとする。
【００５１】
図５は、第２主面Ｓｆ２側の凹部２０のパターンを示す図である。図５（Ａ）は、第２主面Ｓｆ２側の平面図であり、凹部２０は、ハッチングで示した領域に形成される。また図５（Ｂ）、（Ｃ）は、図５（Ａ）のｄ−ｄ線、ｅ−ｅ線断面図である。
【００５２】
図１では、動作領域Ｅと完全に重畳するパターンで凹部２０を設けたが、凹部２０のパターンはこれに限らない。
【００５３】
図５は、異なる方向に延在する凹部２０を複数設けた場合の図であり、この場合凹部２０は、チップ端部に達していてもよい。凹部２０が端部に達する領域では、半導体基板１０は第２の厚みｔ２となるが、その両側に第１の厚みｔ１の領域（丸印）が存在するため、半導体基板１０（半導体チップ）の強度は維持できる。
【００５４】
この場合であっても、図５（Ｂ）、（Ｃ）のごとく、凹部２０は、１つの側壁に直交する断面において、対向する側壁が少なくとも１組存在するように形成され、当該対向する側壁の高さｔ３が同等である。
【００５５】
図６には上記の半導体基板（半導体チップ）１０の実装例として、プリント基板等にフリップチップ実装した側面図を示す。尚、半導体基板１０の動作領域Ｅ等の図示は省略する。
【００５６】
所定の導電パターン５２を設けたプリント基板５１に、半導体基板１０をフェイスダウンで配置し、外部接続電極となるソースバンプ電極２７、ドレインバンプ電極２８、ゲートバンプ電極（ここでは不図示）と、対応する導電パターン５２の位置あわせを行い、熱による半田リフローや、加圧状態での超音波振動を用いて接着・接続されている。
【００５７】
既述の如く、本実施形態では入力端子に接続するソースバンプ電極２７と、出力端子に接続するドレインバンプ電極２８とが第１主面Ｓｆ１側に設けられる。従って、ＭＯＳＦＥＴ１００の動作時には図６の矢印の如く、主にソースバンプ電極２７から半導体基板１０を通りドレインバンプ電極２８に至る電流経路が形成される。そして、この電流経路における抵抗は、半導体基板の垂直方向の抵抗Ｒａ、Ｒｃと水平方向の抵抗Ｒｂである。
【００５８】
つまり、本実施形態の構造では、基板水平方向の抵抗成分である抵抗Ｒｂが発生するため、この抵抗Ｒｂをできる限り小さくすることが望ましい。そこで、裏面に厚い金属層３０を設けるなどして抵抗Ｒｂを低減している。
【００５９】
しかし、従来では、裏面に金属層３０を設けることによる反りや、半導体基板１０（チップ強度）を考慮して、動作領域Ｅ下方の半導体基板１０の厚みを必要以上に厚く確保する場合があり、オン抵抗の低減が進まない問題があった。
【００６０】
本願では、チップ端部で第１の厚みｔ１を維持できるので、チップの強度を高めることができ、且つ第２の厚みｔ２を、動作領域Ｅの特性上必要かつ十分な厚み（例えば２０μｍ）とすることで、オン抵抗低減に寄与できる。特に、図１（Ｃ）の如く動作領域Ｅの全面と重畳する領域の第２主面Ｓｆ２に凹部２０を設けることにより、大幅なオン抵抗低減が実現する。
【００６１】
次に、図７から図１０を参照して本発明の第２の実施形態について説明する。尚、第１の実施形態と同一構成要素は同一符号とし、重複する部分はその説明を省略する。
【００６２】
半導体基板（半導体チップ）１０に設ける動作領域Ｅとして、第１のＭＯＳＦＥＴ１００ａおよび第２のＭＯＳＦＥＴ１００ｂの２つの動作領域Ｅａ、Ｅｂを、ドレインを共通として１つの半導体基板（半導体チップ）１０に集積化した場合を例に説明する。
【００６３】
スイッチング用途の半導体装置として、オンオフの切り替えを行うのみでなく、例えば二次電池（ＬＩＢ：Lithium Ion Battery）の保護回路に採用されるＭＯＳＦＥＴの如く、電流経路の方向（電流が流れる方向）を切り替えるものが知られている。
【００６４】
図７は、双方向の電流経路を切り替え可能な半導体装置（スイッチング素子）をＭＯＳＦＥＴで構成した場合の一例を示す回路図である。
【００６５】
スイッチング素子２００は、それぞれ多数のＭＯＳトランジスタセルにより構成される第１ＭＯＳＦＥＴ１００ａおよび第２ＭＯＳＦＥＴ１００ｂを、それぞれのドレインＤを共通として直列に接続する。そしてそれぞれのゲート端子Ｇ１、Ｇ２にゲート信号を印加して両ＭＯＳＦＥＴを制御し、第１ソース端子Ｓ１、第２ソース端子Ｓ２に印加する電位差に応じて電流経路を切り替える。
【００６６】
第１ＭＯＳＦＥＴ１００ａおよび第２ＭＯＳＦＥＴ１００ｂはそれぞれ寄生ダイオードを有している。例えば、制御信号により第１ＭＯＳＦＥＴ１００ａをオフし、第２ＭＯＳＦＥＴ１００ｂをオンする。そして第１ソース端子Ｓ１を第２ソース端子Ｓ２より高電位にすることで、第１ＭＯＳＦＥＴ１００ａの寄生ダイオードと第２ＭＯＳＦＥＴ１００ｂによりｄ１方向の電流経路を形成する。
【００６７】
また、制御信号により第１ＭＯＳＦＥＴ１００ａをオンし、第２ＭＯＳＦＥＴ１００ｂをオフする。そして第１ソース端子Ｓ１を第２ソース端子Ｓ２より低電位にすることで、第１ＭＯＳＦＥＴ１００ａと第２ＭＯＳＦＥＴ１００ｂの寄生ダイオードによりｄ２方向の電流経路を形成する。
【００６８】
さらに、ゲート端子Ｇ１とゲート端子Ｇ２を共にオンすることで、寄生ダイオードを介さずに電流経路を形成する。
【００６９】
図８は、上記のスイッチング素子２００を示す平面図であり、スイッチング素子２００の各電極と、外部接続電極を示している。
【００７０】
同一の半導体基板１０に、第１動作領域Ｅａと第２動作領域Ｅｂが設けられる。第１動作領域Ｅａは第１ＭＯＳＦＥＴ１００ａの動作領域であり、第２動作領域Ｅｂは第２ＭＯＳＦＥＴ１００ｂの動作領域である。
【００７１】
第１ＭＯＳＦＥＴ１００ａ、第２ＭＯＳＦＥＴ１００ｂはチップの中心線Ｘ−Ｘに対して例えば線対称に配置され、それぞれに第１ソース電極１７ａ、第２ソース電極１７ｂ、第1ゲートパッド電極１９ｐａ、第２ゲートパッド電極１９ｐｂが設けられる。
【００７２】
第１ＭＯＳＦＥＴ１００ａのソース領域（不図示）は、第１動作領域Ｅａ上を覆う第１ソース電極１７ａと接続する。第１ソース電極１７ａには第１ソースバンプ電極２７ａが設けられる。第１ＭＯＳＦＥＴ１００ａのゲート電極（不図示）は半導体基板１０の周辺部に延在され第１ゲートパッド電極１９ｐａに接続する。第２ＭＯＳＦＥＴ１００ｂも同様である。
【００７３】
図９は、図８のｆ−ｆ線断面図である。
【００７４】
第１ＭＯＳＦＥＴ１００ａ、第２ＭＯＳＦＥＴ１００ｂは、第１主面Ｓｆ１と第２主面Ｓｆ２を有する同一の半導体基板１０に設けられる。すなわち半導体基板１０の第１ＭＯＳＦＥＴ１００ａに第１動作領域Ｅａが設けられ、第２ＭＯＳＦＥＴ１００ｂに第２動作領域Ｅｂが設けられる。これにより、第１ＭＯＳＦＥＴ１００ａおよび第２ＭＯＳＦＥＴ１００ｂは、すなわちドレイン領域が共通となっている。
【００７５】
それぞれの動作領域Ｅａ、Ｅｂを構成するＭＯＳトランジスタは第１の実施形態と同様であるので説明は省略するが、第２の実施形態ではドレイン端子は外部に導出せず、ドレイン電極も設けられない。しかし、半導体基板１０の第２主面Ｓｆ２側には、半導体基板１０を流れる電流の抵抗低減のため、金属層３０を設けると好適である。
【００７６】
第１主面Ｓｆ１側には、第１ソース電極１７ａ、第１ゲートパッド電極１９ｐａ、第２ソース電極１７ｂ、第２ゲートパッド電極１９ｐｂのみが設けられる。また、これらとそれぞれ接続する第１ソースバンプ電極２７ａ、第１ゲートバンプ電極２９ａおよび第２ソースバンプ電極２７ｂ、第２ゲートバンプ電極２９ｂを設ける（図８参照）。これらの電極部分の詳細な構造は第１の実施形態と同様である。また、第１ＭＯＳＦＥＴ１００ａおよび第２ＭＯＳＦＥＴ１００ｂの構成は、同一である。
【００７７】
このように第２の実施形態では第１ソースバンプ電極２７ａおよび第２ソースバンプ電極２７ｂが、いずれも半導体基板１０の第１主面Ｓｆ１側に設けられた第１の外部接続電極および第２の外部接続電極となる。
【００７８】
具体的には、第１ゲートパッド電極１９ｐａおよび第２ゲートパッド電極１９ｐｂに印加される制御信号により、例えば第１ＭＯＳＦＥＴ１００ａをオフし、第２ＭＯＳＦＥＴ１００ｂをオンする。このとき第１ソース電極１７ａの電位を第２ソース電極１７ｂの電位より高くすることにより、図７のｄ１方向に電流経路が形成される。一方、制御信号により第１ＭＯＳＦＥＴ１００ａをオンし、第２ＭＯＳＦＥＴ１００ｂをオフして第１ソース電極１７ａの電位を第２ソース電極１７ｂの電位より低くするとｄ１方向と逆のｄ２方向に電流経路が形成される。また、第１ＭＯＳＦＥＴ１００ａおよび第２ＭＯＳＦＥＴ１００ｂを共にオンし、第１ソース電極１７ａと第２ソース電極１７ｂの電位差により寄生ダイオードを介さずに、ｄ１方向またはｄ２方向に電流経路を形成する。
【００７９】
つまり、第２の実施形態では、電流経路は第１ＭＯＳＦＥＴ１００ａの第１ソース電極１７ａから半導体基板１０を介して第２ＭＯＳＦＥＴ１００ｂの第２ソース電極１７ｂに（またはその逆方向に）形成される。そして、半導体基板１０内部には、矢印方向に主な電流経路Ｉが形成される（図８）。
【００８０】
図１０は、第２の実施形態の半導体基板１０（半導体チップ）の断面図と、第２主面Ｓｆ２側の平面図である。図１０（Ａ）が図１０（Ｂ）のｇ−ｇ線断面図である。
【００８１】
この場合の凹部２０は、２つの動作領域Ｅａ、Ｅｂと一部重畳する。また、2つの動作領域Ｅａ、Ｅｂに連続するように凹部２０が設けられるとよい。あるいは、動作領域Ｅの下方で、これと重畳する凹部２０の面積が大きければ、オン抵抗低減に更に効果的である（図１０（Ｂ））。
【００８２】
図１１から図１５を参照して、本実施形態の製造方法を説明する。
【００８３】
第１工程（図１１）：第１主面と第２主面を有する半導体ウエハを準備し、前記第１主面側にダイシングラインに沿って配列する複数の動作領域を形成し、それぞれの前記動作領域において、前記第１主面側に該動作領域と接続する電極を形成する工程。
【００８４】
図１１は半導体基板１０を示す図であり、図１１（Ａ）が図１１（Ｂ）のｈ−ｈ線断面図であり図１１（Ｂ）が第１主面Ｓｆ１側の平面図である。
【００８５】
図１１を参照して、第１主面Ｓｆ１およびそれに対向する第２主面Ｓｆ２を有する半導体ウエハＷを準備する。半導体ウエハＷは、ｎ＋型シリコン半導体基板にｎ−型半導体層が積層され、初期の厚みｔ０（例えば４００μｍ〜６２５μｍ）を有する。
【００８６】
半導体ウエハの第１主面Ｓｆ１側に、ダイシングラインＤＬに沿って配列する複数の動作領域Ｅを形成する。動作領域Ｅには、例えば第１の実施形態のＭＯＳＦＥＴが形成される。動作領域Ｅの製造方法は、既知のＭＯＳＦＥＴの製造方法と同様であり、図２および図３を参照して簡単に説明する。
【００８７】
第１主面Ｓｆ１側のドレイン電極の形成領域の下方に、ドレイン抵抗を低減するためｎ型の高濃度不純物領域（ｎ＋型不純物領域）２２および、ｎ＋型不純物領域２２より高濃度のｎ＋型不純物領域２２’を形成する。ｎ＋型不純物領域２２は、ｎ−型半導体層２表面からｎ＋型シリコン半導体基板１に達する深さに形成される。
【００８８】
第１主面Ｓｆ１となるｎ−型半導体層２表面にｐ型不純物を注入及び拡散して、チャネル層４およびチャネル層４端部のガードリング２１を形成する。チャネル層４を貫通してｎ−型半導体層２まで到達するトレンチ７を、一般的には第１主面Ｓｆ１の平面パターンにおいて格子状またはストライプ状に形成する。熱酸化により、トレンチ７の内壁には数百Åのゲート酸化膜１１を形成する。
【００８９】
更にトレンチ７内部にポリシリコンを埋設して、ゲート電極１３を形成する。ポリシリコンには、低抵抗化を図るために例えばｎ型不純物が導入されている。トレンチ７に埋設されたポリシリコンは動作領域Ｅ外に引き出され、動作領域Ｅ外周を囲み、ゲートパッド電極の形成領域下方まで延在するようにパターンニングされ、連結部１３ｃが形成される。
【００９０】
ソース領域の形成領域である、トレンチ７に隣接したチャネル層４表面にｎ型不純物を注入する。またボディ領域の形成領域である、ソース領域の形成領域間のチャネル層４表面にｐ型不純物を注入する。全面に層間絶縁膜１６を形成し、注入したｎ型不純物及びｐ型不純物を拡散してソース領域１５およびボディ領域１４を形成する。また、層間絶縁膜１６には、ゲート電極１３上にそれが残存するようコンタクトホールが設けられ、コンタクトホールからソース領域１５の一部とボディ領域１４が露出する。
【００９１】
全面にアルミニウム等をスパッタしてパターンニングし、ソース領域１５にコンタクトするソース電極１７を形成する。同時に、動作領域Ｅ外の例えばチップコーナー部などに、ゲートパッド電極１９ｐを形成する。ゲートパッド電極１９は、連結部１３ｃを介してゲート電極１３に接続する。また、ｎ＋型不純物領域２２上にこれとコンタクトするドレイン電極１８を形成する。
【００９２】
ソース電極１７、ゲートパッド電極１９ｐおよびドレイン電極１８上を覆う窒化膜２３を形成する。窒化膜２３の所定の領域を開口して、例えば無電解メッキにより下層からニッケル（Ｎｉ：厚さ２．４μｍ）、金（Ａｕ：厚さ５００Å）をこの順で積層してＵＢＭ（Under Bump Metal）２４を形成する。更に窒化膜２３上には、ＵＢＭ２４が露出する保護膜（例えばポリイミド膜）２５を設ける。
【００９３】
第２工程（図１２）：前記半導体ウエハの前記第２主面側を所望の厚みまで研削する工程。
【００９４】
図１２の上図は半導体ウエハＷの全体の断面図であり、下図は一部（３つ）の半導体基板１０(半導体チップ)の拡大図である。以下拡大図を参照して説明する。
【００９５】
第１主面Ｓｆ１側に保護テープ４０を貼り付け、半導体ウエハＷを第２主面Ｓｆ２側から研削（バックグラインド）する。これにより半導体ウエハＷの厚みは、第１の厚みｔ１まで研削される。第１の厚みｔ１は例えば、２００μｍである。
【００９６】
第３工程（図１３）：それぞれの前記動作領域において、該動作領域と少なくとも一部が重畳する領域の前記第２主面側の前記半導体ウエハに凹部を形成する工程。
【００９７】
第２主面Ｓｆ２側にレジストマスクＰＲを設け、フォトリソグラフィプロセスによりパターンニングして、凹部の形成領域に開口部ＯＰを形成する（図１３（Ａ））。
【００９８】
開口部ＯＰは例えば、半導体基板１０の外周端をにレジストマスクを残存させ、動作領域Ｅの全面と重畳するパターンの矩形に形成される。
【００９９】
その後、開口部ＯＰから露出した半導体基板１０の第２主面側を異方性エッチング、あるいはウェットエッチング及び異方性エッチングを行い、深さｔ３の凹部２０を形成する。凹部２０は、ダイシングラインＤＬで区画された各半導体基板１０（半導体チップ）ごとに設けられる。
【０１００】
凹部２０の形成領域の厚み（凹部２０の底部から半導体基板１０の第１主面Ｓｆ１までの厚み）は、第２の厚みｔ２（例えば２０μｍ程度）である。第２の厚みｔ２は、動作領域Ｅの特性上必要かつ十分となる厚みである。
【０１０１】
凹部２０は、少なくとも１つの対向する側壁を有するように形成される。これにより、半導体基板１０（半導体チップ）の端部の主な部分において、当該基板は第１の厚みｔ１を確保できるので、薄化した半導体基板１０であっても、強度を高めることができる。
【０１０２】
本工程において、レジストマスクは、両面アライナー装置を用いるとよい。これにより、第１主面Ｓｆ１側でマスクあわせを行い、第２主面Ｓｆ２側の露光が可能となる。
【０１０３】
第４工程（図１４）：前記第２主面側を被覆する金属層を形成する工程。
【０１０４】
レジストマスクを除去し、第２主面Ｓｆ２に、例えばＴｉ／Ｎｉ／Ａｕをこの順で蒸着し、多層の金属層３０を形成する。金属層３０の厚みは、約３μｍである。金属層３０は、凹部２０を被覆して、第２主面Ｓｆ２全面に形成される。
【０１０５】
その後、ＵＢＭ２４を下地電極とする例えばスクリーン印刷によりソースバンプ電極２７、ゲートバンプ電極２９、ドレインバンプ電極２８を形成する。
【０１０６】
これにより、ダイシングラインＤＬで区画された領域が、１つの半導体チップ（半導体基板１０）となる。
【０１０７】
第５工程（図１５）：動作領域をダイシングラインに沿って個々に分割する工程。
【０１０８】
ダイシングテープ４２を貼り付け、ダイシングラインＤＬに沿ってダイシングする。このダイシングは、半導体ウエハＷの第１主面Ｓｆ１に対して垂直にブレードを配置して切断する既知の方法である（図１５（Ａ））。これにより、個々のＭＯＳＦＥＴの半導体チップ（半導体基板１０）に分割する（図１５（Ｂ））。
【０１０９】
以上本実施形態では、アップドレイン構造のＭＯＳＦＥＴや２つのＭＯＳＦＥＴをドレイン共通接続したＭＯＳＦＥＴで、フリップチップ実装が可能なバンプ電極を設ける場合を例に説明した。しかし、フリップチップ実装構造でなくても同様に実施できる。すなわち、バンプ電極に代えて、ボンディングワイヤや、金属クリップなどの外部接続手段を設けてもよいし、ソース電極と対向する主面（裏面）にドレイン電極を設け、半導体基板の厚み方向に電流経路が形成されるＭＯＳＦＥＴであっても同様に実施でき、同様の効果が得られる。
【符号の説明】
【０１１０】
１ ｎ＋型シリコン半導体基板
２ ｎ−型半導体層
４ チャネル層
７ トレンチ
１０ 半導体基板（半導体チップ）
１１ ゲート絶縁膜
１３ ゲート電極
１３ｃ 連結部
１４ ボディ領域
１５ ソース領域
１６ 層間絶縁膜
１７、１７ａ、１７ｂ ソース電極
１８ ドレイン電極
１９ｐ、１９ｐａ、１９ｐｂ ゲートパッド電極
２０ 凹部
２２、２２’ 高濃度不純物領域
２３ 窒化膜
２４ ＵＢＭ
２５ 保護膜
２７ ソースバンプ電極
２８ ドレインバンプ電極
２９ ゲートバンプ電極
３０ 金属層
１００、１００ａ、１００ｂ ＭＯＳＦＥＴ
２００ スイッチング素子
Ｅ、Ｅａ、Ｅｂ 動作領域
Ｓｆ１ 第１主面
Ｓｆ２ 第２主面
Ｓ、Ｓ１、Ｓ２ ソース端子（電極）
Ｇ、Ｇ１、Ｇ２ ゲート端子（電極）
Ｄ ドレイン端子（電極）
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に係り、特に薄化した半導体チップの量産を可能とする半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ディスクリート半導体の半導体装置（半導体チップ）は、入力端子と出力端子にそれぞれ接続する電極がそれぞれチップの両主面（表面と裏面）に設けられているものが多いが、両電極がチップの一主面に設けられ、フリップチップ実装などが可能なタイプも知られている。
【０００３】
図１６を参照し、従来のフリップチップ実装が可能なタイプの半導体装置（半導体チップ）１３１をＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor)を例に説明する。
【０００４】
ｎ＋型の半導体基板１３３の上にｎ−型半導体層を設けてドレイン領域１３４とし、ｐ型のチャネル層１３５を設ける。チャネル層１３５表面からドレイン領域１３４まで到達するトレンチ１３６を作り、トレンチ１３６の内壁をゲート酸化膜１３７で被膜し、トレンチ１３６内にゲート電極１３８を設ける。トレンチ１３６に隣接したチャネル層１３５表面にはｎ＋型のソース領域１３９およびｐ＋型のボディ領域１４０が形成される。トレンチ１３６で囲まれた領域がトランジスタのセル１３２となり、セル１３２が多数配置されて動作領域Ｅ’が形成される。トレンチ１３６上は層間絶縁膜１４１で覆われている。
【０００５】
ソース電極１４２は、Ａｌ等のスパッタにより設けられ且つ各セル１３２のソース領域１３９と接続して設けられる。ゲートパッド電極１４８は、ソース電極１４２と同一工程にて形成された電極であり、ゲート電極を延在してコンタクトさせる。ドレインパッド電極１１４は、ソース電極１４２と同一工程にて形成された電極であり、半導体チップ外周のアニュラー１１５上に設けられる。
【０００６】
ソースバンプ電極１１１は、ソース電極１４２とコンタクトする半田バンプである。ソース電極１４２上で窒化膜１５６にコンタクト孔を設け、半田の下地となる下地電極１１０を設け、半田バンプを形成する。ゲートバンプ電極１１２およびドレインバンプ電極１１３も、ソースバンプ電極１１１と同様に設けた半田バンプである。
【０００７】
金属層１１６は、例えば、蒸着やスパッタにより形成したＴｉ／Ｎｉ／Ａｕの多層金属層であり、これによりドレイン抵抗を低減できる。（例えば特許文献１参照。）。
【０００８】
図１７は、上記の半導体装置の製造方法を示す断面図である。
【０００９】
図１７（Ａ）を参照して、ｎ＋型の半導体基板１３３の上にｎ−型半導体層を積層した半導体ウエハＷの第１主面Ｓｆ１にダイシングラインＤＬに沿って配列する複数の半導体チップ１３１の動作領域を形成する。動作領域にばＭＯＳＦＥＴが形成され、その詳細は図１６に示すとおりである。
【００１０】
次に、第１主面Ｓｆ１側に、各バンプ電極を形成した後（不図示）、裏面（第２主面Ｓｆ２）側から研削し、所望の厚み（例えば２００μｍ程度）まで薄化する（図１７（Ｂ））。
【００１１】
その後、第２主面側全面に、例えば、蒸着などによりＴｉ−Ｎｉ−Ｃｕ−Ｎｉの多層金属層１１６を形成する（図１７（Ｃ））。
【００１２】
そしてダイシングラインＤＬに沿ってダイシングし（図１７（Ｄ））、個々の半導体チップ１３１に分割する（図１７（Ｅ））。
【００１３】
図１８を参照して、入力端子および出力端子に接続する電極（ソースバンプ電極１１１およびドレインバンプ電極１１３）、およびこの場合は制御端子に接続する電極（ゲートバンプ電極（不図示））など、全ての端子に接続する電極を、半導体基板（半導体チップ）の第１主面側に設けることで、例えばプリント基板５１に設けた所望の導電パターン５２上に、チップをフリップチップ実装することができる。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２００２−３６８２１８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
半導体装置（半導体チップ）の薄化が進み、現状では例えば裏面研削後やダイシング後の仕上げ厚みが２０μｍ〜５０μｍ程度の半導体チップが生産されている。しかし、これに伴い、搬送時の割れや、反りなどの不良も多くなり、取り扱いが困難となる問題がある。
【００１６】
特に、上記の如くフリップチップ実装構造の半導体装置では、図１８の矢印の如く電流経路が形成され、裏面の抵抗（例えばドレイン抵抗Ｒ）を低減するため、半導体基板の裏面（第２主面Ｓｆ２側）に例えば３μｍの厚みの金属層１１６を形成している。
【００１７】
このため、薄化した半導体基板（シリコン半導体基板）Ｗと厚い金属層１１６の膜応力の違いにより、特に、裏面研削後や個々の半導体チップに分割した後（図１７（Ｅ））において反りの発生や、割れなどの不良が多くなり、歩留まりの低下を招く原因となっている。
【００１８】
これを防ぐために半導体チップ１３１完成後の半導体基板Ｗの厚みｔ（図１８）は、動作領域の特性に必要な厚みより厚く仕上げられており、例えばＭＯＳＦＥＴであれば、電流経路の抵抗低減に限界があり、オン抵抗の低減が進まない問題もあった。
【課題を解決するための手段】
【００１９】
本発明は上述した問題点に鑑みてなされたものであり、第１主面と、第２主面を有する半導体基板と、該半導体基板の前記第１主面側に設けられた動作領域と、前記第２主面側の前記半導体基板に、該動作領域の少なくとも一部と重畳して設けられた凹部と、を具備することにより解決するものである。
【発明の効果】
【００２０】
本実施形態の構造によれば、第１に、周辺部を厚く残存させ、少なくとも動作領域の一部と重畳する半導体基板の裏面に凹部を設けて当該領域の半導体基板を薄化することにより、半導体基板（半導体チップ）の強度を高めることができる。従って、裏面に厚い金属層が形成されるフリップチップ実装構造の半導体チップであっても、反りの発生や、ハンドリング時の割れなどの不良を低減できる。
【００２１】
第２に、凹部を形成することにより、電流経路の抵抗を低減できる。電流が流れる半導体基板は、例えばＭＯＳＦＥＴであればオン抵抗に対する影響度も大きい。しかし本実施形態では、半導体基板を薄化できるため、オン抵抗の低減が図れる。
【００２２】
また本実施形態の製造方法によれば、個々の半導体チップに分割した後において、薄化した半導体チップの反りを防止し、割れなどの不良の発生を低減する半導体装置の製造方法を提供できる。すなわち、半導体ウエハの裏面を所望の厚みまで研削した後、個々の半導体チップの動作領域について、フォトリソグラフィ工程及びエッチング工程によって凹部を形成して、半導体チップ毎に部分的に薄化する。半導体チップサイズで研削により部分的に薄化することは現状では不可能であるが、エッチングにより所望のパターンの凹部を形成できる。
【図面の簡単な説明】
【００２３】
【図１】本発明の第１の実施形態を説明するための（Ａ）平面図、（Ｂ）平面図、（Ｃ）断面図である。
【図２】本発明の第１の実施形態を説明するための断面図である。
【図３】本発明の第１の実施形態を説明するための断面図である。
【図４】本発明の第１の実施形態と比較するための断面図である。
【図５】本発明の第１の実施形態を説明するための（Ａ）平面図、（Ｂ）断面図、（Ｃ）断面図である。
【図６】本発明の第１の実施形態を説明するための断面図である。
【図７】本発明の第２の実施形態を説明するための回路図である。
【図８】本発明の第２の実施形態を説明するための平面図である。
【図９】本発明の第２の実施形態を説明するための断面図である。
【図１０】本発明の第２の実施形態を説明するための（Ａ）断面図、（Ｂ）平面図、（Ｃ）平面図である。
【図１１】本発明の実施形態の製造方法を説明するための（Ａ）断面図、（Ｂ）平面図である。
【図１２】本発明の実施形態の製造方法を説明するための断面図である。
【図１３】本発明の実施形態の製造方法を説明するための断面図である。
【図１４】本発明の実施形態の製造方法を説明するための断面図である。
【図１５】本発明の実施形態の製造方法を説明するための断面図である。
【図１６】従来技術を説明するための断面図である。
【図１７】従来技術の製造方法を説明するための断面図である。
【図１８】従来技術を説明するための断面図である。
【発明を実施するための形態】
【００２４】
図１から図１５を参照して、本発明の実施の形態を詳細に説明する。
【００２５】
図１から図４に、本実施形態の半導体装置１００を示す。図１が１つの半導体基板（半導体チップ）を示す図であり、図１（Ａ）が第１主面Ｓｆ１側の平面図、図１（Ｂ）が第２主面Ｓｆ２側の平面図、図１（Ｃ）が図１（Ａ）のａ−ａ線断面図である。また、図２および図３がそれぞれ、図１（Ａ）のｂ−ｂ線、ｃ−ｃ線の断面図であり、動作領域とその周辺の拡大図である。
【００２６】
図１を参照して、本実施形態の半導体装置１００は、半導体基板１０と、動作領域Ｅと、凹部２０と、金属層３０とを有する。半導体基板１０は、対向する第１主面Ｓｆ１と第２主面Ｓｆ２を有する。本実施形態の半導体基板１０は、第１主面Ｓｆ１および第２主面Ｓｆ２と、これらに垂直な第３主面Ｓｆ３によって１個の半導体チップが構成されるものである。
【００２７】
半導体基板１０の第１主面Ｓｆ１側に、動作領域Ｅが設けられる。動作領域Ｅには例えば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、接合型ＦＥＴに代表される電界効果型トランジスタ（ＦＥＴ）、バイポーラトランジスタ、ダイオード、サイリスタなどの半導体素子が設けられる。
【００２８】
以下一例として、動作領域Ｅにアップドレイン構造のＭＯＳＦＥＴが形成される場合について説明する。
【００２９】
第１主面Ｓｆ１側には、動作領域Ｅ（破線）に接続する全ての電極が設けられる。ここでは、ゲートパッド電極１９ｐ、ソース電極１７、ドレイン電極１８が設けられ、その上には、それぞれ丸印の如く、半導体チップ外部のプリント基板等に接続する電極（以下外部接続電極）となるソースバンプ電極２７、ドレインバンプ電極２８、ゲートバンプ電極２９を設ける。各バンプ電極２７、２８、２９の直径は例えば約２５０μｍである。半導体基板１０は、一例としてサイズが１．４ｍｍ×１．４ｍｍの半導体チップであり、各バンプ電極２７〜２９のピッチは、０．５ｍｍ〜１．０ｍｍ程度である。
【００３０】
尚、図１では計４個のバンプ電極２７、２８、２９を示しているが、その数および配置は図示したものに限らない。またそれぞれのバンプ電極２７、２８、２９の数も図示したものに限らない。一方、第２主面Ｓｆ２側に電極は設けられない。
【００３１】
すなわち、本実施形態の半導体装置は、入力端子に接続する第１の外部接続電極（例えばソースバンプ電極２７）からソース電極１７に広がり、半導体基板１０の内部を通過し、アップドレイン領域を通って、出力端子に接続する第２の外部接続電極（例えばドレインバンプ電極２８）に電流が流れるものである。ここで、アップドレイン領域ＵＤとは、例えばドレインバンプ電極２８の下方などの半導体基板１０を低抵抗化することによりドレイン電流を半導体基板１０の垂直（厚み）方向に引き出すようにした領域（図２参照）である。
【００３２】
凹部２０は、第２主面Ｓｆ２側の半導体基板１０に、動作領域Ｅの少なくとも一部と重畳して設けられる。凹部２０を形成することにより、その領域の半導体基板１０が薄化され、半導体基板１０内部を流れる電流の抵抗を低減できる。
【００３３】
図１（Ｃ）を参照して具体的に説明する。半導体基板１０（半導体チップ）の端部の厚みが第１の厚みｔ１の場合、凹部２０が設けられた領域の半導体基板１０の厚みは第１の厚みより薄い第２の厚みｔ２となる。第１の厚みｔ１は例えば２００μｍであり、第２の厚みｔ２は例えば２０μｍである。これにより、半導体基板１０（半導体チップ）としての強度を維持し、且つ、ＭＯＳＦＥＴのオン抵抗の低減に寄与できる。凹部２０は、動作領域Ｅの全面と重畳して凹部２０が形成されると望ましい。
【００３４】
第２主面Ｓｆ２側には、金属層３０を設けた方が望ましい。金属層３０は、たとえばＴｉ／Ｎｉ／Ａｕからなる多層金属層であり、これによっても、ドレイン領域の抵抗を低減できる。金属層３０の厚みは、計３μｍ程度であり、凹部２０も覆って設けられる。
【００３５】
図２および図３を参照して、半導体基板１０は、ｎ＋型シリコン半導体基板１上にｎ−型半導体層（例えばｎ−型エピタキシャル層）２を積層してなり、ドレイン領域となる。第１主面Ｓｆ１となるｎ−型半導体層２表面にはｐ型の不純物領域であるチャネル層４を設ける。
【００３６】
トレンチ７は、チャネル層４を貫通してｎ−型半導体層２まで到達させる。トレンチ７は、一般的には第１主面Ｓｆ１の平面パターンにおいて格子状またはストライプ状にパターニングする。
【００３７】
トレンチ７の内壁にはゲート酸化膜１１を設ける。ゲート酸化膜１１の膜厚は、ＭＯＳＦＥＴの駆動電圧に応じて数百Å程度とする。また、トレンチ７内部には導電材料を埋設してゲート電極１３を設ける。導電材料は例えばポリシリコンであり、そのポリシリコンには、低抵抗化を図るために例えばｎ型不純物が導入されている。
【００３８】
ソース領域１５は、トレンチ７に隣接したチャネル層４表面にｎ型不純物を注入したｎ＋型不純物領域である。また、隣接するソース領域１５間のチャネル層４表面には、ｐ＋型不純物の拡散領域であるボディ領域１４を設け、基板の電位を安定化させる。これにより隣接するトレンチ７で囲まれた部分がＭＯＳトランジスタの１つのセルとなり、これが多数個集まってＭＯＳＦＥＴの動作領域Ｅを構成している。
【００３９】
尚、本実施形態の動作領域Ｅとはセルが配置され、電流が流れる領域とする。つまりＭＯＳＦＥＴの場合は、電流が流れる最外周のセルＣが配置される領域までとする。動作領域Ｅの外周には、高濃度のｐ型不純物領域であるガードリング２１が設けられる。
【００４０】
ゲート電極１３は層間絶縁膜１６で被覆される。ソース電極１７はアルミニウム（Ａｌ）等をスパッタして所望の形状にパターンニングした金属電極である。ソース電極１７は動作領域Ｅ上を覆って半導体基板１０の第１主面Ｓｆ１側に設けられ、層間絶縁膜１６間のコンタクトホールを介してソース領域１５およびボディ領域１４と接続する。
【００４１】
ゲート電極１３は、連結部１３ｃにより基板上に引き出され、半導体基板の周囲を取り巻くゲート連結電極１９まで延在され、ゲートパッド電極（ここでは不図示）に接続する。
【００４２】
ソース電極１７上は窒化膜２３が設けられ、窒化膜２３の所定の領域を開口してＵＢＭ（Under Bump Metal）２４を設ける。ＵＢＭ２４は、例えば無電解メッキにより下層からニッケル（Ｎｉ：厚さ２．４μｍ）、金（Ａｕ：厚さ５００Å）をこの順で積層した金属層である。また窒化膜２３上には、ＵＢＭ２４が露出する保護膜（例えばポリイミド膜）２５を設け、ＵＢＭ２４を下地電極とする例えばスクリーン印刷によりソースバンプ電極２７を設ける。ソースバンプ電極２７の直径は例えば、約２５０μｍである。尚、図１においては説明の都合上ソース電極１７は動作領域Ｅ端部に配置した場合を示すが、実際には動作領域Ｅに均一にソース電位が印加されるよう配置される。
【００４３】
ドレイン電極１８は、半導体基板１０の第１主面Ｓｆ１側に設けられる。ドレイン電極１８は、ソース電極１７と同じ（例えばＡｌ）金属層により所望の形状にパターンニングされ、ソース電極１７と離間して配置される。ドレイン電極１８上にも、ソースバンプ電極２７と同様にドレインバンプ電極２８を設ける。
【００４４】
ドレイン電極１８の下方には、ドレイン抵抗を低減するためｎ型の高濃度不純物領域（ｎ＋型不純物領域）２２および、ｎ＋型不純物領域２２より高濃度のｎ＋型不純物領域２２’を設ける。ｎ＋型不純物領域２２は、ｎ−型半導体層２表面からｎ＋型シリコン半導体基板１に達している。すなわち、ドレイン電極１８は、ｎ＋型不純物領域２２を介して、動作領域Ｅのドレイン領域（ｎ−型半導体層２およびｎ＋型シリコン半導体基板１）と接続する。
【００４５】
このように本実施形態では、ソース電極１７およびドレイン電極１８、ゲートパッド電極（不図示）を、いずれも第１主面Ｓｆ１側に設ける。これにより、ＭＯＳＦＥＴ１００の動作時には、入力端子に接続するソースバンプ電極２７およびソース電極１７から動作領域Ｅ、ｎ−型半導体層２、ｎ＋型シリコン半導体基板１、（金属層３０、）ｎ＋型不純物領域２２（２２’）を経由して、出力端子に接続するドレイン電極１８、ドレインバンプ電極２８に至る電流経路が形成される。
【００４６】
次に、凹部２０を形成する位置について、説明する。凹部２０は、半導体基板１０の主に端部の内側に設けられる。
【００４７】
図４を参照して説明する。図４は、半導体基板１０の端部に段差２０’が設けられた場合を示す。
【００４８】
このように、端部に段差２０’が形成されると、端部の厚みとして第１の厚みｔ１が確保できず、また動作領域Ｅ下方の抵抗低減にも寄与できない。従って本実施形態では、図４の如く、端部の厚みが動作領域Ｅ下方の厚みより薄いものは含まない。
【００４９】
すなわち、図１（Ｂ）の如く、端部の内側に凹部２０を形成することにより、端部の厚みを第１の厚みｔ１とし、凹部２０の形成領域の厚みを第２の厚みｔ２とすることができる。
【００５０】
具体的には、凹部２０は、１つの側壁に直交する断面線において、対向する側壁が少なくとも１組存在するように形成され、当該対向する側壁の高さｔ３が同等であるとする。
【００５１】
図５は、第２主面Ｓｆ２側の凹部２０のパターンを示す図である。図５（Ａ）は、第２主面Ｓｆ２側の平面図であり、凹部２０は、ハッチングで示した領域に形成される。また図５（Ｂ）、（Ｃ）は、図５（Ａ）のｄ−ｄ線、ｅ−ｅ線断面図である。
【００５２】
図１では、動作領域Ｅと完全に重畳するパターンで凹部２０を設けたが、凹部２０のパターンはこれに限らない。
【００５３】
図５は、異なる方向に延在する凹部２０を複数設けた場合の図であり、この場合凹部２０は、チップ端部に達していてもよい。凹部２０が端部に達する領域では、半導体基板１０は第２の厚みｔ２となるが、その両側に第１の厚みｔ１の領域（丸印）が存在するため、半導体基板１０（半導体チップ）の強度は維持できる。
【００５４】
この場合であっても、図５（Ｂ）、（Ｃ）のごとく、凹部２０は、１つの側壁に直交する断面において、対向する側壁が少なくとも１組存在するように形成され、当該対向する側壁の高さｔ３が同等である。
【００５５】
図６には上記の半導体基板（半導体チップ）１０の実装例として、プリント基板等にフリップチップ実装した側面図を示す。尚、半導体基板１０の動作領域Ｅ等の図示は省略する。
【００５６】
所定の導電パターン５２を設けたプリント基板５１に、半導体基板１０をフェイスダウンで配置し、外部接続電極となるソースバンプ電極２７、ドレインバンプ電極２８、ゲートバンプ電極（ここでは不図示）と、対応する導電パターン５２の位置あわせを行い、熱による半田リフローや、加圧状態での超音波振動を用いて接着・接続されている。
【００５７】
既述の如く、本実施形態では入力端子に接続するソースバンプ電極２７と、出力端子に接続するドレインバンプ電極２８とが第１主面Ｓｆ１側に設けられる。従って、ＭＯＳＦＥＴ１００の動作時には図６の矢印の如く、主にソースバンプ電極２７から半導体基板１０を通りドレインバンプ電極２８に至る電流経路が形成される。そして、この電流経路における抵抗は、半導体基板の垂直方向の抵抗Ｒａ、Ｒｃと水平方向の抵抗Ｒｂである。
【００５８】
つまり、本実施形態の構造では、基板水平方向の抵抗成分である抵抗Ｒｂが発生するため、この抵抗Ｒｂをできる限り小さくすることが望ましい。そこで、裏面に厚い金属層３０を設けるなどして抵抗Ｒｂを低減している。
【００５９】
しかし、従来では、裏面に金属層３０を設けることによる反りや、半導体基板１０（チップ強度）を考慮して、動作領域Ｅ下方の半導体基板１０の厚みを必要以上に厚く確保する場合があり、オン抵抗の低減が進まない問題があった。
【００６０】
本願では、チップ端部で第１の厚みｔ１を維持できるので、チップの強度を高めることができ、且つ第２の厚みｔ２を、動作領域Ｅの特性上必要かつ十分な厚み（例えば２０μｍ）とすることで、オン抵抗低減に寄与できる。特に、図１（Ｃ）の如く動作領域Ｅの全面と重畳する領域の第２主面Ｓｆ２に凹部２０を設けることにより、大幅なオン抵抗低減が実現する。
【００６１】
次に、図７から図１０を参照して本発明の第２の実施形態について説明する。尚、第１の実施形態と同一構成要素は同一符号とし、重複する部分はその説明を省略する。
【００６２】
半導体基板（半導体チップ）１０に設ける動作領域Ｅとして、第１のＭＯＳＦＥＴ１００ａおよび第２のＭＯＳＦＥＴ１００ｂの２つの動作領域Ｅａ、Ｅｂを、ドレインを共通として１つの半導体基板（半導体チップ）１０に集積化した場合を例に説明する。
【００６３】
スイッチング用途の半導体装置として、オンオフの切り替えを行うのみでなく、例えば二次電池（ＬＩＢ：Lithium Ion Battery）の保護回路に採用されるＭＯＳＦＥＴの如く、電流経路の方向（電流が流れる方向）を切り替えるものが知られている。
【００６４】
図７は、双方向の電流経路を切り替え可能な半導体装置（スイッチング素子）をＭＯＳＦＥＴで構成した場合の一例を示す回路図である。
【００６５】
スイッチング素子２００は、それぞれ多数のＭＯＳトランジスタセルにより構成される第１ＭＯＳＦＥＴ１００ａおよび第２ＭＯＳＦＥＴ１００ｂを、それぞれのドレインＤを共通として直列に接続する。そしてそれぞれのゲート端子Ｇ１、Ｇ２にゲート信号を印加して両ＭＯＳＦＥＴを制御し、第１ソース端子Ｓ１、第２ソース端子Ｓ２に印加する電位差に応じて電流経路を切り替える。
【００６６】
第１ＭＯＳＦＥＴ１００ａおよび第２ＭＯＳＦＥＴ１００ｂはそれぞれ寄生ダイオードを有している。例えば、制御信号により第１ＭＯＳＦＥＴ１００ａをオフし、第２ＭＯＳＦＥＴ１００ｂをオンする。そして第１ソース端子Ｓ１を第２ソース端子Ｓ２より高電位にすることで、第１ＭＯＳＦＥＴ１００ａの寄生ダイオードと第２ＭＯＳＦＥＴ１００ｂによりｄ１方向の電流経路を形成する。
【００６７】
また、制御信号により第１ＭＯＳＦＥＴ１００ａをオンし、第２ＭＯＳＦＥＴ１００ｂをオフする。そして第１ソース端子Ｓ１を第２ソース端子Ｓ２より低電位にすることで、第１ＭＯＳＦＥＴ１００ａと第２ＭＯＳＦＥＴ１００ｂの寄生ダイオードによりｄ２方向の電流経路を形成する。
【００６８】
さらに、ゲート端子Ｇ１とゲート端子Ｇ２を共にオンすることで、寄生ダイオードを介さずに電流経路を形成する。
【００６９】
図８は、上記のスイッチング素子２００を示す平面図であり、スイッチング素子２００の各電極と、外部接続電極を示している。
【００７０】
同一の半導体基板１０に、第１動作領域Ｅａと第２動作領域Ｅｂが設けられる。第１動作領域Ｅａは第１ＭＯＳＦＥＴ１００ａの動作領域であり、第２動作領域Ｅｂは第２ＭＯＳＦＥＴ１００ｂの動作領域である。
【００７１】
第１ＭＯＳＦＥＴ１００ａ、第２ＭＯＳＦＥＴ１００ｂはチップの中心線Ｘ−Ｘに対して例えば線対称に配置され、それぞれに第１ソース電極１７ａ、第２ソース電極１７ｂ、第1ゲートパッド電極１９ｐａ、第２ゲートパッド電極１９ｐｂが設けられる。
【００７２】
第１ＭＯＳＦＥＴ１００ａのソース領域（不図示）は、第１動作領域Ｅａ上を覆う第１ソース電極１７ａと接続する。第１ソース電極１７ａには第１ソースバンプ電極２７ａが設けられる。第１ＭＯＳＦＥＴ１００ａのゲート電極（不図示）は半導体基板１０の周辺部に延在され第１ゲートパッド電極１９ｐａに接続する。第２ＭＯＳＦＥＴ１００ｂも同様である。
【００７３】
図９は、図８のｆ−ｆ線断面図である。
【００７４】
第１ＭＯＳＦＥＴ１００ａ、第２ＭＯＳＦＥＴ１００ｂは、第１主面Ｓｆ１と第２主面Ｓｆ２を有する同一の半導体基板１０に設けられる。すなわち半導体基板１０の第１ＭＯＳＦＥＴ１００ａに第１動作領域Ｅａが設けられ、第２ＭＯＳＦＥＴ１００ｂに第２動作領域Ｅｂが設けられる。これにより、第１ＭＯＳＦＥＴ１００ａおよび第２ＭＯＳＦＥＴ１００ｂは、すなわちドレイン領域が共通となっている。
【００７５】
それぞれの動作領域Ｅａ、Ｅｂを構成するＭＯＳトランジスタは第１の実施形態と同様であるので説明は省略するが、第２の実施形態ではドレイン端子は外部に導出せず、ドレイン電極も設けられない。しかし、半導体基板１０の第２主面Ｓｆ２側には、半導体基板１０を流れる電流の抵抗低減のため、金属層３０を設けると好適である。
【００７６】
第１主面Ｓｆ１側には、第１ソース電極１７ａ、第１ゲートパッド電極１９ｐａ、第２ソース電極１７ｂ、第２ゲートパッド電極１９ｐｂのみが設けられる。また、これらとそれぞれ接続する第１ソースバンプ電極２７ａ、第１ゲートバンプ電極２９ａおよび第２ソースバンプ電極２７ｂ、第２ゲートバンプ電極２９ｂを設ける（図８参照）。これらの電極部分の詳細な構造は第１の実施形態と同様である。また、第１ＭＯＳＦＥＴ１００ａおよび第２ＭＯＳＦＥＴ１００ｂの構成は、同一である。
【００７７】
このように第２の実施形態では第１ソースバンプ電極２７ａおよび第２ソースバンプ電極２７ｂが、いずれも半導体基板１０の第１主面Ｓｆ１側に設けられた第１の外部接続電極および第２の外部接続電極となる。
【００７８】
具体的には、第１ゲートパッド電極１９ｐａおよび第２ゲートパッド電極１９ｐｂに印加される制御信号により、例えば第１ＭＯＳＦＥＴ１００ａをオフし、第２ＭＯＳＦＥＴ１００ｂをオンする。このとき第１ソース電極１７ａの電位を第２ソース電極１７ｂの電位より高くすることにより、図７のｄ１方向に電流経路が形成される。一方、制御信号により第１ＭＯＳＦＥＴ１００ａをオンし、第２ＭＯＳＦＥＴ１００ｂをオフして第１ソース電極１７ａの電位を第２ソース電極１７ｂの電位より低くするとｄ１方向と逆のｄ２方向に電流経路が形成される。また、第１ＭＯＳＦＥＴ１００ａおよび第２ＭＯＳＦＥＴ１００ｂを共にオンし、第１ソース電極１７ａと第２ソース電極１７ｂの電位差により寄生ダイオードを介さずに、ｄ１方向またはｄ２方向に電流経路を形成する。
【００７９】
つまり、第２の実施形態では、電流経路は第１ＭＯＳＦＥＴ１００ａの第１ソース電極１７ａから半導体基板１０を介して第２ＭＯＳＦＥＴ１００ｂの第２ソース電極１７ｂに（またはその逆方向に）形成される。そして、半導体基板１０内部には、矢印方向に主な電流経路Ｉが形成される（図８）。
【００８０】
図１０は、第２の実施形態の半導体基板１０（半導体チップ）の断面図と、第２主面Ｓｆ２側の平面図である。図１０（Ａ）が図１０（Ｂ）のｇ−ｇ線断面図である。
【００８１】
この場合の凹部２０は、２つの動作領域Ｅａ、Ｅｂと一部重畳する。また、2つの動作領域Ｅａ、Ｅｂに連続するように凹部２０が設けられるとよい。あるいは、動作領域Ｅの下方で、これと重畳する凹部２０の面積が大きければ、オン抵抗低減に更に効果的である（図１０（Ｂ））。
【００８２】
図１１から図１５を参照して、本実施形態の製造方法を説明する。
【００８３】
第１工程（図１１）：第１主面と第２主面を有する半導体ウエハを準備し、前記第１主面側にダイシングラインに沿って配列する複数の動作領域を形成し、それぞれの前記動作領域において、前記第１主面側に該動作領域と接続する電極を形成する工程。
【００８４】
図１１は半導体基板１０を示す図であり、図１１（Ａ）が図１１（Ｂ）のｈ−ｈ線断面図であり図１１（Ｂ）が第１主面Ｓｆ１側の平面図である。
【００８５】
図１１を参照して、第１主面Ｓｆ１およびそれに対向する第２主面Ｓｆ２を有する半導体ウエハＷを準備する。半導体ウエハＷは、ｎ＋型シリコン半導体基板にｎ−型半導体層が積層され、初期の厚みｔ０（例えば４００μｍ〜６２５μｍ）を有する。
【００８６】
半導体ウエハの第１主面Ｓｆ１側に、ダイシングラインＤＬに沿って配列する複数の動作領域Ｅを形成する。動作領域Ｅには、例えば第１の実施形態のＭＯＳＦＥＴが形成される。動作領域Ｅの製造方法は、既知のＭＯＳＦＥＴの製造方法と同様であり、図２および図３を参照して簡単に説明する。
【００８７】
第１主面Ｓｆ１側のドレイン電極の形成領域の下方に、ドレイン抵抗を低減するためｎ型の高濃度不純物領域（ｎ＋型不純物領域）２２および、ｎ＋型不純物領域２２より高濃度のｎ＋型不純物領域２２’を形成する。ｎ＋型不純物領域２２は、ｎ−型半導体層２表面からｎ＋型シリコン半導体基板１に達する深さに形成される。
【００８８】
第１主面Ｓｆ１となるｎ−型半導体層２表面にｐ型不純物を注入及び拡散して、チャネル層４およびチャネル層４端部のガードリング２１を形成する。チャネル層４を貫通してｎ−型半導体層２まで到達するトレンチ７を、一般的には第１主面Ｓｆ１の平面パターンにおいて格子状またはストライプ状に形成する。熱酸化により、トレンチ７の内壁には数百Åのゲート酸化膜１１を形成する。
【００８９】
更にトレンチ７内部にポリシリコンを埋設して、ゲート電極１３を形成する。ポリシリコンには、低抵抗化を図るために例えばｎ型不純物が導入されている。トレンチ７に埋設されたポリシリコンは動作領域Ｅ外に引き出され、動作領域Ｅ外周を囲み、ゲートパッド電極の形成領域下方まで延在するようにパターンニングされ、連結部１３ｃが形成される。
【００９０】
ソース領域の形成領域である、トレンチ７に隣接したチャネル層４表面にｎ型不純物を注入する。またボディ領域の形成領域である、ソース領域の形成領域間のチャネル層４表面にｐ型不純物を注入する。全面に層間絶縁膜１６を形成し、注入したｎ型不純物及びｐ型不純物を拡散してソース領域１５およびボディ領域１４を形成する。また、層間絶縁膜１６には、ゲート電極１３上にそれが残存するようコンタクトホールが設けられ、コンタクトホールからソース領域１５の一部とボディ領域１４が露出する。
【００９１】
全面にアルミニウム等をスパッタしてパターンニングし、ソース領域１５にコンタクトするソース電極１７を形成する。同時に、動作領域Ｅ外の例えばチップコーナー部などに、ゲートパッド電極１９ｐを形成する。ゲートパッド電極１９は、連結部１３ｃを介してゲート電極１３に接続する。また、ｎ＋型不純物領域２２上にこれとコンタクトするドレイン電極１８を形成する。
【００９２】
ソース電極１７、ゲートパッド電極１９ｐおよびドレイン電極１８上を覆う窒化膜２３を形成する。窒化膜２３の所定の領域を開口して、例えば無電解メッキにより下層からニッケル（Ｎｉ：厚さ２．４μｍ）、金（Ａｕ：厚さ５００Å）をこの順で積層してＵＢＭ（Under Bump Metal）２４を形成する。更に窒化膜２３上には、ＵＢＭ２４が露出する保護膜（例えばポリイミド膜）２５を設ける。
【００９３】
第２工程（図１２）：前記半導体ウエハの前記第２主面側を所望の厚みまで研削する工程。
【００９４】
図１２の上図は半導体ウエハＷの全体の断面図であり、下図は一部（３つ）の半導体基板１０(半導体チップ)の拡大図である。以下拡大図を参照して説明する。
【００９５】
第１主面Ｓｆ１側に保護テープ４０を貼り付け、半導体ウエハＷを第２主面Ｓｆ２側から研削（バックグラインド）する。これにより半導体ウエハＷの厚みは、第１の厚みｔ１まで研削される。第１の厚みｔ１は例えば、２００μｍである。
【００９６】
第３工程（図１３）：それぞれの前記動作領域において、該動作領域と少なくとも一部が重畳する領域の前記第２主面側の前記半導体ウエハに凹部を形成する工程。
【００９７】
第２主面Ｓｆ２側にレジストマスクＰＲを設け、フォトリソグラフィプロセスによりパターンニングして、凹部の形成領域に開口部ＯＰを形成する（図１３（Ａ））。
【００９８】
開口部ＯＰは例えば、半導体基板１０の外周端をにレジストマスクを残存させ、動作領域Ｅの全面と重畳するパターンの矩形に形成される。
【００９９】
その後、開口部ＯＰから露出した半導体基板１０の第２主面側を異方性エッチング、あるいはウェットエッチング及び異方性エッチングを行い、深さｔ３の凹部２０を形成する。凹部２０は、ダイシングラインＤＬで区画された各半導体基板１０（半導体チップ）ごとに設けられる。
【０１００】
凹部２０の形成領域の厚み（凹部２０の底部から半導体基板１０の第１主面Ｓｆ１までの厚み）は、第２の厚みｔ２（例えば２０μｍ程度）である。第２の厚みｔ２は、動作領域Ｅの特性上必要かつ十分となる厚みである。
【０１０１】
凹部２０は、少なくとも１つの対向する側壁を有するように形成される。これにより、半導体基板１０（半導体チップ）の端部の主な部分において、当該基板は第１の厚みｔ１を確保できるので、薄化した半導体基板１０であっても、強度を高めることができる。
【０１０２】
本工程において、レジストマスクは、両面アライナー装置を用いるとよい。これにより、第１主面Ｓｆ１側でマスクあわせを行い、第２主面Ｓｆ２側の露光が可能となる。
【０１０３】
第４工程（図１４）：前記第２主面側を被覆する金属層を形成する工程。
【０１０４】
レジストマスクを除去し、第２主面Ｓｆ２に、例えばＴｉ／Ｎｉ／Ａｕをこの順で蒸着し、多層の金属層３０を形成する。金属層３０の厚みは、約３μｍである。金属層３０は、凹部２０を被覆して、第２主面Ｓｆ２全面に形成される。
【０１０５】
その後、ＵＢＭ２４を下地電極とする例えばスクリーン印刷によりソースバンプ電極２７、ゲートバンプ電極２９、ドレインバンプ電極２８を形成する。
【０１０６】
これにより、ダイシングラインＤＬで区画された領域が、１つの半導体チップ（半導体基板１０）となる。
【０１０７】
第５工程（図１５）：動作領域をダイシングラインに沿って個々に分割する工程。
【０１０８】
ダイシングテープ４２を貼り付け、ダイシングラインＤＬに沿ってダイシングする。このダイシングは、半導体ウエハＷの第１主面Ｓｆ１に対して垂直にブレードを配置して切断する既知の方法である（図１５（Ａ））。これにより、個々のＭＯＳＦＥＴの半導体チップ（半導体基板１０）に分割する（図１５（Ｂ））。
【０１０９】
以上本実施形態では、アップドレイン構造のＭＯＳＦＥＴや２つのＭＯＳＦＥＴをドレイン共通接続したＭＯＳＦＥＴで、フリップチップ実装が可能なバンプ電極を設ける場合を例に説明した。しかし、フリップチップ実装構造でなくても同様に実施できる。すなわち、バンプ電極に代えて、ボンディングワイヤや、金属クリップなどの外部接続手段を設けてもよいし、ソース電極と対向する主面（裏面）にドレイン電極を設け、半導体基板の厚み方向に電流経路が形成されるＭＯＳＦＥＴであっても同様に実施でき、同様の効果が得られる。
【符号の説明】
【０１１０】
１ ｎ＋型シリコン半導体基板
２ ｎ−型半導体層
４ チャネル層
７ トレンチ
１０ 半導体基板（半導体チップ）
１１ ゲート絶縁膜
１３ ゲート電極
１３ｃ 連結部
１４ ボディ領域
１５ ソース領域
１６ 層間絶縁膜
１７、１７ａ、１７ｂ ソース電極
１８ ドレイン電極
１９ｐ、１９ｐａ、１９ｐｂ ゲートパッド電極
２０ 凹部
２２、２２’ 高濃度不純物領域
２３ 窒化膜
２４ ＵＢＭ
２５ 保護膜
２７ ソースバンプ電極
２８ ドレインバンプ電極
２９ ゲートバンプ電極
３０ 金属層
１００、１００ａ、１００ｂ ＭＯＳＦＥＴ
２００ スイッチング素子
Ｅ、Ｅａ、Ｅｂ 動作領域
Ｓｆ１ 第１主面
Ｓｆ２ 第２主面
Ｓ、Ｓ１、Ｓ２ ソース端子（電極）
Ｇ、Ｇ１、Ｇ２ ゲート端子（電極）
Ｄ ドレイン端子（電極）
【特許請求の範囲】
【請求項１】
第１主面と、第２主面を有する半導体基板と、
該半導体基板の前記第１主面側に設けられた動作領域と、
前記第２主面側の前記半導体基板に、該動作領域の少なくとも一部と重畳して設けられた凹部と、を具備することを特徴とする半導体装置。
【請求項２】
前記凹部は、少なくとも１つの対向する側壁を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２主面側を覆う金属層を具備することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記凹部は、前記第２主面の前記動作領域全面と対向する領域に設けられることを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記凹部底部から前記第１主面表面までの厚みは、前記動作領域の特性上必要かつ十分な厚みが確保されることを特徴とする請求項２から請求項４に記載の半導体装置。
【請求項６】
第１主面と第２主面を有する半導体ウエハを準備し、前記第１主面側にダイシングラインに沿って配列する複数の動作領域を形成し、それぞれの前記動作領域において、前記第１主面側に該動作領域と接続する電極を形成する工程と、
前記半導体ウエハの前記第２主面側を所望の厚みまで研削する工程と、
それぞれの前記動作領域において、該動作領域と少なくとも一部が重畳する領域の前記第２主面側の前記半導体ウエハに凹部を形成する工程と、
前記動作領域をダイシングラインに沿って個々に分割する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項７】
前記凹部は、少なくとも１つの対向する側壁を有するように形成されることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第２主面側を研削した後、前記凹部をエッチングにより形成することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第２主面側を被覆する金属層を形成することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記凹部は、前記第２主面の前記動作領域全面と対向する領域に形成することを特徴とする請求項７に記載の半導体装置。
【請求項１１】
前記凹部は、底部から前記第１主面表面までの厚みが、前記動作領域の特性上必要かつ十分となる深さに形成されることを特徴とする請求項８から請求項１０に記載の半導体装置の製造方法。
【請求項１】
第１主面と、第２主面を有する半導体基板と、
該半導体基板の前記第１主面側に設けられた動作領域と、
前記第２主面側の前記半導体基板に、該動作領域の少なくとも一部と重畳して設けられた凹部と、を具備することを特徴とする半導体装置。
【請求項２】
前記凹部は、少なくとも１つの対向する側壁を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２主面側を覆う金属層を具備することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記凹部は、前記第２主面の前記動作領域全面と対向する領域に設けられることを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記凹部底部から前記第１主面表面までの厚みは、前記動作領域の特性上必要かつ十分な厚みが確保されることを特徴とする請求項２から請求項４に記載の半導体装置。
【請求項６】
第１主面と第２主面を有する半導体ウエハを準備し、前記第１主面側にダイシングラインに沿って配列する複数の動作領域を形成し、それぞれの前記動作領域において、前記第１主面側に該動作領域と接続する電極を形成する工程と、
前記半導体ウエハの前記第２主面側を所望の厚みまで研削する工程と、
それぞれの前記動作領域において、該動作領域と少なくとも一部が重畳する領域の前記第２主面側の前記半導体ウエハに凹部を形成する工程と、
前記動作領域をダイシングラインに沿って個々に分割する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項７】
前記凹部は、少なくとも１つの対向する側壁を有するように形成されることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第２主面側を研削した後、前記凹部をエッチングにより形成することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第２主面側を被覆する金属層を形成することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記凹部は、前記第２主面の前記動作領域全面と対向する領域に形成することを特徴とする請求項７に記載の半導体装置。
【請求項１１】
前記凹部は、底部から前記第１主面表面までの厚みが、前記動作領域の特性上必要かつ十分となる深さに形成されることを特徴とする請求項８から請求項１０に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公開番号】特開２０１０−２０５７６１（Ｐ２０１０−２０５７６１Ａ）
【公開日】平成２２年９月１６日（２０１０．９．１６）
【国際特許分類】
【出願番号】特願２００９−４６３５４（Ｐ２００９−４６３５４）
【出願日】平成２１年２月２７日（２００９．２．２７）
【出願人】（０００００１８８９）三洋電機株式会社 (18,308)
【出願人】（５０６２２７８８４）三洋半導体株式会社 (1,155)
【Ｆターム（参考）】
【公開日】平成２２年９月１６日（２０１０．９．１６）
【国際特許分類】
【出願日】平成２１年２月２７日（２００９．２．２７）
【出願人】（０００００１８８９）三洋電機株式会社 (18,308)
【出願人】（５０６２２７８８４）三洋半導体株式会社 (1,155)
【Ｆターム（参考）】
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