【課題】接続部の材料である金属によるダイシングソーの目づまりの発生を防止することができる、半導体チップおよびその製造方法ならびに半導体ウエハを提供する。
【解決手段】半導体チップ２において、検査用配線５および検査用外部パッド１６は、半導体基板３の周縁部上に設けられている。検査用配線５、層間絶縁膜６、表面保護膜１２および検査用外部パッド１６は、それぞれ半導体基板３の側面と面一をなす側面（端面）を有している。そして、検査用配線５と検査用外部パッド１６とを接続する接続部１１は、層間絶縁膜６および表面保護膜１２の側面に対して間隔を空けた位置に形成されている。 （もっと読む）

【課題】 半導体装置をウェハー状態で出荷する場合には、ダイシングラインに配置された特性チェック素子の測定が可能であり、半導体装置設計に関する情報が漏洩するという問題がある。
【解決手段】 特性チェック素子のトランジスタのゲート電極にはダイシングライン内の測定パッドの他に、半導体装置内測定パッドを追加配置する。Ｐ／Ｗ工程において半導体装置内測定パッドからの電圧供給により、トランジスタのゲート絶縁膜を破壊する。トランジスタのゲート絶縁膜が破壊されることで、新たな電流経路が生じ、正確な特性チェック素子の特性を測定できなくすることができる。 （もっと読む）

【課題】電子デバイスの劣化を精度よく解析し、かつ、電子デバイスを精度よく識別する。
【解決手段】電子デバイスの実動作時に動作する実動作回路と、電子デバイスの試験時に動作する第３のテスト用回路及び第２のテスト用回路と、電子デバイスの実動作時に、第２のテスト用回路に電源電圧が印加されない状態を維持して、実動作回路及び第３のテスト用回路に電源電圧を印加し、電子デバイスの識別時に、第２のテスト用回路に電源電圧を印加する電源部とを備える電子デバイスを提供する。第２および第３のテスト用回路は、電気的に並列に設けられた複数のテスト用素子と、電子デバイスの試験時において、それぞれのテスト用素子を順次オン状態に制御する選択部と、選択部が順次オン状態に制御したテスト用素子のそれぞれの端子電圧を、電子デバイスの識別情報として出力する識別情報出力部とを有してよい。 （もっと読む）

【課題】 個片化後の半導体チップに発生したバリ（メタル剥がれ）と隣り合うインナーリードや、配線とがショートする確率が低減され、結果的に１枚の半導体ウェハから多数の良品半導体チップを製造することが可能な半導体ウェハを提供する。
【解決手段】
本発明の半導体ウェハでは、半導体素子形成層を有する基板と、半導体素子形成層上に形成される最下メタル層と、最下メタル層上に形成される最上メタル層とを備えると共に、半導体ウェハは、複数のチップ領域と、複数のチップ領域間に規定されると共に、チップを個片化する際にダイシングされる切除領域と、チップを個片化する際にダイシングされない残留領域とを有する評価素子領域と、を有し、残留領域且つパッド領域に形成される最下層電極パッド及び最上層電極パッドは、所定の線幅以下の金属の組み合わせによって構成される。 （もっと読む）

【課題】本発明は、画像認識用のアライメントパターンを備えた半導体装置及びその製造方法に関し、アライメントパターンの位置検出を精度良く行うことを課題とする。
【解決手段】半導体集積回路１７が形成される半導体集積回路形成領域Ｂを複数有する半導体基板１１と、半導体集積回路形成領域Ｂに形成された半導体集積回路１７と、を備えた半導体装置１０であって、半導体集積回路形成領域Ｂの外周付近に画像認識用のアライメントパターン２０を設けた。 （もっと読む）

【課題】ＣＭＰ工程におけるディッシングを防止できると共に、半導体基板（ウェハ）を個片化する際のダイシングブレードの目詰まりを低減してチッピング不良を防止できるようにする。
【解決手段】スクライブ領域４の切断領域５に配置される第１のダミーパターン７の単位面積当たりの占有率は、非切断領域６に配置される第２のダミーパターン８の単位面積当たりの占有率よりも小さい。また、第１のダミーパターン７における少なくともダイシングブレード１９の側面と接する領域を含み且つ非切断領域６と隣接する領域の単位面積当たりの占有率は、第１のダミーパターン７における他の領域と比べて小さいか、又は第２のダミーパターン８における回路領域２と隣接する領域の単位面積当たりの占有率は、第２のダミーパターン８における他の領域と比べて小さい。 （もっと読む）

【課題】占有面積を小さくすることができ、かつ検査時間を短くすることができる半導体装置の製造方法を提供する。
【解決手段】第１の不純物導入処理を行うことにより、第１のチャネル領域８ａに位置する半導体基板１に不純物を導入し、かつスクライブラインに位置する半導体基板１に第１の検査用抵抗パターン１８ａを形成する工程と、第１の不純物導入処理とは異なる不純物濃度で第２の不純物導入処理を行うことにより、第２のチャネル領域８ｂに位置する前記半導体基板１に不純物を導入し、かつスクライブラインに位置する半導体基板１に第２の検査用抵抗パターン１８ｂを形成する工程と、第１の検査用抵抗パターン１８ａ及び第２の検査用抵抗パターン１８ｂを並列に接続する配線パターン１２ｃを形成する工程とを具備する。 （もっと読む）

【課題】ウェハ形状の半導体装置に対する電気的検査において、検査プログラムの不備による過電流が発生した場合でも、その過電流によるプローブ針の破損を防止し、かつ、過電流が発生した場合に対応する検査プログラム上の箇所を容易に特定することができる半導体装置および半導体装置の検査方法を提供する。
【解決手段】ウェハ基板上のスクライブライン１０５領域に、ウェハ検査専用のＰＡＤ１０２を形成し、そのＰＡＤ１０２と半導体チップ１０６内の電源ＰＡＤ１０３の間に、ヒューズ回路１０４を直列に接続することにより、ウェハ検査時には、プローブ針１０１は電源ＰＡＤ１０３に直接接触させずにＰＡＤ１０２に接触させて、検査プログラムに従って半導体装置に対する電気的検査を行う。 （もっと読む）

【課題】ダイシングの際に「めくれあがった電極パッド」が発生せず、半導体チップの取れ数を落とすことの無いスクライブＰＣＭの電極パッド構造を実現することができる半導体装置およびその製造方法を提供する。
【解決手段】スクライブＰＣＭ４から電極をとるためのＰＣＭ電極パッド５−１を、半導体チップ２内に形成し、特に半導体チップ２の製品電極パッドの隙間にＰＣＭ電極パッド５−１を形成することで、スクライブ３上にＰＣＭ電極パッドを形成しないようにする。 （もっと読む）

【課題】通常の半導体装置の製造装置のみで、小型、薄型の半導体装置、特にＧａＡｓ等の化合物半導体装置に適用することができる半導体装置の製造方法を提供する。
【解決手段】半導体基板の主面に回路素子を形成した後、電極形成予定領域に複数の凹部３を形成する。回路素子の電極と接続し、凹部の内壁を被覆する金属膜４を形成し、凹部内を電極金属６で充填する。その後、表面を樹脂層７で被覆する。半導体基板の裏面をエッチングし、金属膜４を露出させる。ダイシングラインに沿い、凹部内に充填した電極金属６の一部を凹部の側壁部に残して切断し、個々の半導体装置に個片化する。 （もっと読む）

【課題】少ない枚数のレチクルセットで、シングルコアデバイスとマルチコアデバイスの両方のデバイスを製造できる、新規な耐湿リングレイアウトを提案する。
【解決手段】同一回路構成を有するチップを複数含む半導体デバイスにおいて、複数チップを個々に囲うように形成された複数の第一耐湿リングと、複数チップの全体を囲うように形成された第二耐湿リングとを有する。 （もっと読む）

【課題】半導体装置において、限られたＴＥＧ領域内に多くの素子を配置することができる技術を提供する。
【解決手段】ＭＯＳトランジスタ１０２ａと、ＭＯＳトランジスタ１０２ｂと、ＭＯＳトランジスタ１０２ａ，１０２ｂのソースに接続されたパッド１０１ｄと、ＭＯＳトランジスタ１０２ａのドレインに接続されたパッド１０１ｅと、ＭＯＳトランジスタ１０２ｂのドレインに接続されたパッド１０１ｃとを有し、パッド１０１ｅは、第１メタル（Ｍ１）で作製され、パッド１０１ｃは、第１メタルよりも上層の第２メタル（Ｍ２）で作製され、パッド１０１ｅとパッド１０１ｃは、絶縁膜を介して重なりあって配置され、ＭＯＳトランジスタ１０２ａは、パッド１０１ｄ，１０１ｅを用いて測定され、ＭＯＳトランジスタ１０２ｂは、パッド１０１ｄ，１０１ｃを用いて測定されることを特徴とする。 （もっと読む）

【課題】テスト用の信号数を減らすことにより、テスト用パッドやプローブカードのコンタクトピンの数を削減できるウェハを提供すること。
【解決手段】チップ領域２に対して隣り合うスクライブライン８に設けられた少なくとも３つのパッド１０Ａ，１０Ｂ，１０Ｃを備える。それらの３つのパッドは、チップ領域２内の電源電位部５に接続された電源用パッド１０Ａと、チップ領域２内の接地電位部６に接続された接地用パッド１０Ｂと、チップ領域２内の半導体装置７に接続され、その半導体装置７の動作状態を通常動作状態とスタンバイ状態との間で切り替える切替用パッド１０Ｃである。３つのパッド１０Ａ，１０Ｂ，１０Ｃには、ウェハテスト時にそれぞれプローブカードのコンタクトピン９Ａ，９Ｂ，９Ｃが当接される。 （もっと読む）

【課題】サブミクロンプロセスに用いる高精度モデルを確立するための、各ばらつきパラメータの多量測定が可能となる多量測定回路を提供する。
【解決手段】１０ペア〜２０ペアの半導体素子を所定の配置で形成して、１つの小アレイ１０を構成する。この小アレイ１０を格子状に複数配置して、１つのユニット２０を構成する。そして、このユニット２０をさらに格子状に複数配置して、大アレイ３０を構成する。小アレイ１０に含まれる各半導体素子は、制御回路４０で制御されるスイッチに接続されている。制御回路４０は、大アレイ３０のいずれか２辺に配置されている。そして、大アレイ３０及び制御回路４０の外側に複数のパッド５０が配置されて、多量測定回路１が構成される。 （もっと読む）

【課題】ダイシング時の金属配線などの剥がれに起因する歩留り低下を抑制し、かつダイシングソーの寿命を長くする。
【解決手段】スクライブ線領域１０は、ダイシングブレードによりダイシング領域５０に沿ってダイシングされて、素子形成領域１１が個々の半導体装置に分割され、スクライブ線領域１０のＴＥＧ３０およびパッド２０は完全に削り取られる。このとき金属配線２２−１は２種類の太さの線幅で配線しているため、下地との接着面積が増大し、ダイシング時に金属配線の剥がれや捲れ上がりの発生を防いで製造歩留りを向上する。また、スクライブ線領域１０のＴＥＧ３０の金属配線２２−１を保護膜４０で押さえる必要がなく、保護膜４０とダイシングソーとの距離を十分に広げて、保護膜４０が付着してダイシングソーの寿命が短くなることを防ぐことができる。 （もっと読む）

【課題】プローブ密集度を高めることなく、検査時間を短縮することができる半導体検査装置及び半導体集積回路検査方法を提供する。
【解決手段】ウェハ２に複数個の半導体集積回路３が形成されている。ウェハ２の有効領域外周２Ａ上又はレチクル外周上に形成された複数の検査用パッド４ａと、検査用パッド４ａから複数個の半導体集積回路３に沿ってそれぞれ延びるバス配線である電源供給用メタル配線１２、グランド用メタル配線１５、出力信号検査用メタル配線、制御信号用メタル配線及びスイッチ素子制御用メタル配線１４と、バス配線と個々の半導体集積回路３とを接続する連結用メタル配線と、連結用メタル配線１６上に形成され、かつ検査対象となる半導体集積回路３を選択するスイッチ素子とが設けられている。 （もっと読む）

【課題】近年の半導体集積回路の大規模化によりテスト回路規模の増大化、テストの長時間化により、製品コストに占めるテストコストの割合が高くなってきている。特にウェハレベルでの加速試験や通常検査等、長時間ウェハ状態で検査装置を占有する工程があり、テストの効率化が課題である。
【解決手段】ウェハ１１１上のチップ１１２を接続できる配線と、その配線を電気的に遮断できる構成を持ち、全てのチップを一度にテストできる構成とする。具体的には、ウェハ上に複数チップをテストするための共用可能なテスト回路専用領域を形成し、各チップ１１２内からテスト回路を除去する。チップ１１２の端子とテスト回路５１１の端子とをウェハ上又はウェハ外装置の配線により結線することで、バーンイン中に通常検査を実施する。 （もっと読む）

【課題】本発明は予備試験（ＰＴ）及び最終試験（ＦＴ）が実施されるウエハーレベルパッケージ及びウエハーレベルパッケージを用いた半導体装置の製造方法に関し、製造効率の向上及び製造コストの低減を図ることを課題とする。
【解決手段】半導体チップ回路形成領域12内にチップ端子13が形成された半導体ウエハー11と、外部接続端子14が形成されてなる再配線15と、封止樹脂22とを具備するウエハーレベルパッケージにおいて、上記チップ端子13の内、試験実施時に用いられるチップ端子13Aを再配線15により回路領域12の外部位置に引出し、かつ、引き出されたこの再配線15と接続するよう試験端子16を設けると共に、この試験端子16が封止樹脂22から露出するよう構成する。また、回路領域12内にバーンイン試験専用回路３２（ＢＩＳＴ）を組み込むと共に、このＢＩＳＴ３２から再配線１５を外部領域１８に引き出し、この引き出し位置において再配線１５に試験端子１６を形成する。 （もっと読む）

【課題】半導体集積回路において、電極パッド上のプローブ痕の影響により実装の信頼性低下が懸念されるため、チップ領域に実装用，切断領域に電気検査用の電極パッドを配置し導電体層で接続する構成が提案されているが、切断面に導電体層が露出するため配線の腐食が懸念されるので、本発明では切断面に導電体層が露出しない構成を提案することが目的である。
【解決手段】実装用と電気検査用の電極パッドを繋ぐ導電体層を、バンプ下地金属層で形成し、電気検査後、実装用の電極パッド上に対するバンプ形成工程で前記導電体層を除去し、これにより、切断後に導電体層が露出せずチップの信頼性が向上する。 （もっと読む）

【課題】製造プロセスの良否の確認を現実的な時間で行なえるようにする。
【解決手段】半導体集積回路装置は、基板上に形成された複数の被測定素子１２ａ、１２ｂ、…と、基板上に形成され、複数の被測定素子のうちの２つの被測定素子を選択する選択回路１４、１６と、基板上に形成され、選択された各被測定素子に対してそれぞれ電気的特性を測定し、測定した電気的特性の値の大小を比較する大小比較回路１９と、基板上に形成され、大小比較された２つの被測定素子の各アドレスを記憶するアドレス記憶回路２２と、基板上に形成され、選択回路と大小比較回路とアドレス記憶回路とに接続された制御回路２０とを有している。 （もっと読む）