【課題】 測長の際に正確にパターンの所望の位置を特定することができるレチクル及び半導体装置の製造方法を提供する。
【解決手段】 縦横に延びるダイシングライン１２と、ダイシングライン１２に囲まれたチップ領域とをレジスト膜に形成する。また、ダイシングライン１２内に、その中心線を間に挟むようにして対をなす測長パターンを形成する。このようなパターンの形成が行われたレジスト膜に対して、ＣＤ−ＳＥＭを用いて測長を行う場合には、複数のチップ領域のうちから測長対象チップ領域１１ａを指定した後、その左方に位置する測長パターン１３ａの位置を特定する。そして、測長パターン１３ａを構成する２個の線状部位の間隔を測定する。この測定に当たっては、ダイシングライン１２の中心線よりも測長対象チップ領域１１ａ側の測定箇所１４の間隔を測定する。 （もっと読む）

【課題】 ウェハー状態で半導体素子のバーンイン検査等を行い、且つ電極端子の下層回路および周辺の上層不導体層の破壊を防止する。
【解決手段】 半導体ウェハー２１に形成する位置合わせパターン２５が、検出部電極端子３８と導通部電極端子３９を有し、検出部電極端子３８は間隔を設けて導通部電極端子３９の周囲を囲み且つ一部が開放される形状をなす。 （もっと読む）

【課題】 シールリングまで剥離が進行することを防止して、さらに生産性の優れた半導体装置を提供する。
【解決手段】 半導体装置は、銅配線１９が内部に形成された低誘電率膜５ａ〜５ｃと、低誘電率膜５ｃの上側に配置された酸化珪素膜６，７ａと、酸化珪素膜６，７ａの上側に配置された表面保護膜４３と、回路形成領域の周りを取り囲むように形成されたシールリング２３と、平面視したときにシールリング２３の外側に形成された溝部２２とを備える。溝部２２は、底部が低誘電率膜５ｃよりも上側に位置するように形成され、底部が、銅配線１９の上端よりも低くなるように形成されている。 （もっと読む）

【課題】 アナログ回路などのトリミングなどに用いられる制御情報を保持する制御情報保持手段の回路面積を大幅に縮小し、半導体集積回路装置を小型化する。
【解決手段】 内部発振回路モジュールのトリミング情報を保持するヒューズモジュール４であって、情報書き込み用ヒューズ２５の溶断／非溶断によってトリミング情報が書き込まれる情報書き込み用ヒューズ回路２０₁ 〜２０_n と、該情報書き込み用ヒューズ２５が溶断されたか否かを判定する参照用ヒューズ回路２０、および電流／電圧変換部２１とからなる。このように、情報書き込み用ヒューズ回路２０₁ 〜２０_n に対して参照用ヒューズ回路２０、および電流／電圧変換部２１をそれぞれ共有化することにより、ヒューズモジュール４の回路面積を大幅に縮小化する。 （もっと読む）

【課題】ターゲット等、光学的に位置検出するための大きな面積のパターン領域での表面平坦性を向上する。
【解決手段】ウェハのスクライブ領域ＳＲに形成されるターゲットＴ２領域の下層に大面積ダミーパターンＤＬを形成する。また、製品領域ＰＲおよびスクライブ領域ＳＲの素子として機能するパターン（活性領域Ｌ１，Ｌ２，Ｌ３、ゲート電極１７等）のパターン間スペースが広い領域に下層の小面積ダミーパターンと上層の小面積ダミーパターンＤｓ２を配置する。このとき、上層の小面積ダミーパターンＤｓ２は、下層の小面積ダミーパターンに対してハーフピッチシフトさせて形成する。 （もっと読む）

【課題】ＩＣカードなど物理的なセキュリティ（耐タンパー技術）を要求される半導体装置に対して特定の辺へのパッド配線集中をなくし、レイアウト効率の低下や設計完成度の低下や設計完成度の低下を招く事なく、耐ダンパー性がより高くなる様に、ダイシング領域へのプロービングの集中を緩和し、検査コストの増大を抑制できる方法を提供する。
【解決手段】ダイシングレーン４に配置され内部回路１に対して接続部３を介して接続されるプロービングパッド２の列が切り落とされる構成の半導体装置であって、ダイシングレーン４上の複数のプロービングパッド２が、隣り合う半導体装置のプロービングパッド２に対して互い違いに並ぶように配置されている。特定の辺へのパッド配線集中をなくし、レイアウト効率の低下や設計完成度の低下を招くことがなくなる。 （もっと読む）

【課題】ＣＭＰ法により研磨される絶縁膜の平坦性を向上する。
【解決手段】半導体基板１の主面上に形成されたＭＩＳＦＥＴＱ１を覆う層間絶縁膜９の上層に配線１０を形成するとともに、その配線１０間の間隔が広い領域にダミー配線１１を配置する。また、ダミー配線１１はスクライブ領域にも配置される。さらに、ダミー配線１１は、ボンディングパッドの周辺領域およびマーカの周辺領域には、配置されない。また、ＭＩＳＦＥＴのゲート電極と同層にダミーゲート配線を設ける。また、浅溝素子分離領域にダミー領域を向ける。これらダミー部材を設けた後に、ＣＭＰ法で絶縁膜を平坦化する。 （もっと読む）

【課題】 ダイシングの際に発生するダメージが半導体チップ領域に伝わるのを抑止する。
【解決手段】 半導体チップ領域間にＸ軸方向とＹ軸方向に伸びるダイシング領域を有する半導体ウェハに対して、前記半導体チップ領域と前記Ｘ軸若しくはＹ軸の一方の軸方向のダイシング領域との境界の該一方の軸方向のダイシング領域側に第１の溝を形成する工程と、前記半導体チップ領域と前記他方の軸方向のダイシング領域との境界の該他方のダイシング領域側に第２の溝を形成する工程と、前記第１の溝を含むように前記一方の軸方向のダイシング領域をダイシングし、前記第２の溝を含むように前記他方の軸方向のダイシング領域をダイシングする工程とを有することを特徴とする半導体装置の製造方法。 （もっと読む）

【課題】 バーンイン時にバーンイン印加電極パッドと電極パッドの接続が容易となる電極パッドを提供し、バーンインの端子接続不具合を抑制することを目的とする。
【解決手段】 半導体素子において、バーンインに用いるバーンイン印加電極パッド２を、チップ裏面やチップ内部平面に形成することにより、チップ裏面、及び内部平面に形成された電極パッド２はパッドピッチ、パッド開口サイズの制限が大きく緩和されるため、バーンイン時にバーンイン印加電極パッド２とバーンインボードの電極パッドの接続が容易となる電極パッドを提供し、バーンインの端子接続不具合を抑制することができる。 （もっと読む）

【課題】 自己遮蔽機能を有する半導体ウェーハおよびそれのテスト方法を提供する。
【解決手段】 ここに開示された半導体ウェーハ及びそれのテスト方法は、テスト時、半導体ウェーハ上に形成された複数個の半導体装置のうち過電流が流れる半導体装置を検出し、 過電流が流れる半導体装置の電源供給を自動的に遮断する。そして、半導体装置に対する過電流検出結果をテスト装備に出力する。 （もっと読む）

【課題】 電磁誘導によりウエハ上に電力を供給して行うことにより、プローブが不要のウエハレベルバーンインシステムを提供する。
【解決手段】 高周波磁界生成機構２を用いた電磁誘導により半導体ウエハ３に電力を供給して、半導体ウエハ３上に形成されている複数の半導体素子に対してバーンインを行うバーンインシステム１であって、高周波磁界生成機構２は、高周波磁界を発生する高周波発生装置４とその高周波磁界を出力するコイル（出力用コイル）５とを有し、半導体ウエハ３は、電磁誘導に高周波電力を生成するために形成されたコイルの役割をする配線（コイル配線）６と、コイル配線６により誘起された高周波電力を整流し、整流した電圧を調整するための回路とを有している。 （もっと読む）

【課題】 電子デバイス内の所定構造体の抵抗ばらつきをその電子デバイスの形成位置毎に評価することができるようにした電子デバイスの評価素子及び電子デバイスの評価方法を提供する。
【解決手段】 シリコンウエーハＷ上に形成されるフラッシュメモリ３００のセル内におけるコンタクト抵抗のばらつきを評価するための評価素子１００であって、セル内のコンタクト部位と同じような構造を持ったユニットを複数個含むホールチェーン２０を備え、第１、第２の電極パッド２ａ，２ｂ間の抵抗値を測定する。次に、第１、第３の電極パッド２ａ，２ｃ間の抵抗値を測定し、第１、第４の電極パッド２ａ，２ｄ間の抵抗値を測定し、その後、第１、第５の電極パッド２ａ，２ｅ間の抵抗値を測定する。ユニット数に対するホールチェーンの抵抗値の増加度合いから、フラッシュメモリ３００セル内におけるコンタクト抵抗のばらつきを知ることができる。 （もっと読む）

【課題】 スクライブ領域に形成したテストパッドの接続配線に起因する不良の発生を防止する。
【解決手段】 半導体チップ領域が、ウェハ上に複数配置されており、個々の半導体チップ領域の間に配置されているスクライブ領域をダイシングして、半導体チップ領域を個片化する半導体装置の製造方法において、前記半導体チップ領域に形成されたボンディングパッドと導通するテスト回路が前記スクライブ領域に形成されており、ボンディングパッドと前記テスト回路とを接続する接続配線は、ボンディングパッドから半導体チップ領域とスクライブ領域との境界近傍まで延在する配線と、前記パターンから半導体チップ領域とスクライブ領域との境界近傍まで延在する配線とを、半導体チップ領域とスクライブ領域との境界を越えて延在する下層配線によって接続する。 （もっと読む）

【課題】 高精度で内蔵発振を行うことができる半導体集積回路を提供する。
【解決手段】 半導体集積回路は、記憶回路（６）と、記憶回路に保持された制御情報に基いて内部クロック信号（ＶＣＬＫ）を生成する発振回路（２３）と、外部クロック信号（ＲＣＬＫ）の周波数に内部クロック信号の周波数を一致させる制御情報を生成する論理回路（２）と、上記論理回路で生成された制御情報を記憶可能な電気ヒューズ回路又は溶断ヒューズ回路（６ｃｄ）を有し、上記内部クロック信号を内部回路の同期動作に用いる。プロセスばらつきにより発振回路の発振周特性（発振周波数）に誤差（不所望な変動）を生じても、水晶振動子の外付けや外部クロック信号の入力を必要とせずに、内部クロック信号周波数を目的周波数の外部クロック信号周波数に一致させることができる。 （もっと読む）

【課題】 製造工程を単純化し、かつ製造コスト及び工程時間を短縮できるマルチチップパッケージ用集積回路チップの製造方法を提供すること。
【解決手段】 外縁まで延びる上下面を有し、前記上面から前記外縁に隣接して少なくとも少なくとも一つの第１接触パッドが形成されている半導体基板と、貫通孔が形成され、前記半導体基板の前記外縁に画成されている電気絶縁領域と、前記貫通孔を貫通し、かつ前記第１接触パッドと電気的に接続する接続電極と、を備える。 （もっと読む）

【課題】 多層配線構造において、層間の密着性を良好にする。
【解決手段】 半導体装置１００には、半導体基板（不図示）上に、配線１２４が形成された第一の層間絶縁膜１２０と、ビア１２６が形成された第二の層間絶縁膜１２２とを含む多層配線構造が形成されている。半導体装置１００は、配線１２４およびビア１２６が形成された回路領域１１０と、回路領域１１０を隔離するシールリングが形成されたシールリング領域１１２と、シールリング領域１１２の外周に形成された外周領域１１４とを含む。外周領域１１４において、第二の層間絶縁膜１２２中に、金属材料により構成されたダミービア１３６が形成される。 （もっと読む）

【課題】 抵抗率のばらつきによる抵抗値のばらつきをもなくすため、抵抗素子の抵抗値を正確に知ることが可能であって、かつ、抵抗値を知るために回路領域が制限されることがない半導体装置の製造方法を提供する。
【解決手段】 抵抗素子を構成するポリシリコン膜と共にスクライブライン９上にもポリシリコン膜を成膜し、スクライブライン９上に成膜されたポリシリコン膜をパターニングし、モニタパターン７を形成する。また、モニタパターン７を使ったポリシリコン膜の抵抗率の測定結果に基づいて、抵抗素子を構成するポリシリコン膜を、このポリシリコン膜よりも上方に設けられる膜と同時にエッチングする。 （もっと読む）

構成可能な論理アレイは、ルックアップテーブルを含む多数の論理セル、多数の論理セルを覆うカスタマイズ可能な金属およびビア層、多数のデバイスカスタマイズ可能なI/Oセル、多数の構成カスタマイズ可能なRAMブロック、カスタマイズ可能な内容を有するROMブロック、およびカスタム化が単一のビア層上で全て行われるアレイを構成しかつ試験するためのカスタマイズ可能なI/Oを有するマイクロプロセッサを含むことができる。
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【課題】工数を増加させることなく、探針が滑り難く、脱落しない電極パッドを有する半導体装置及びその製造方法を提供する。
【解決手段】パッド接続領域１０１ａは、半導体集積回路に関係して設けられた所定の金属配線層１０１における一部のパターンである。パッド接続領域１０１ａ上に層間絶縁膜１２による島状パターン１２ｉが設けられている。島状パターン１２ｉの側部に導電部材、ここでは配線間の接続部材１３が配されている。接続部材１３は、層間絶縁膜１２を貫通するビア接続部材を利用したものである。島状パターン１２ｉとその側部の接続部材１３によってパッド接続領域１０１ａ上に凸形状ＰＲＪが形成されている。凸形状ＰＲＪを覆うようにパッド接続領域１０１ａ上に次層の金属配線層１０２が形成され、凸形状ＰＲＪが反映された表面を現出した電極パッドＰＡＤが形成されている。 （もっと読む）

【課題】 出荷前には、あらゆる回路素子へのアクセスを可能とし、出荷後には、一部の回路素子に対するアクセスを制限する。
【解決手段】 半導体ウェハ１０の複数のチップ２０が、イネーブル端子ＥＮにイネーブル信号が供給されたことに応じて、メモリ３３にハイレベル信号又はローレベル信号を書き込み、チップ２０の電源投入時において、メモリ３３に記憶されたハイレベル信号又はローレベル信号を読み出すメモリ制御手段３４と、入力端子Ｂから入力された信号と、入力端子Ｃから入力された信号との論理和を算出し出力端子Ａから出力する論理和回路３２と、論理和回路３２の出力端子Ａから出力された論理和に応じて、チップ２０の動作モードをテストモード又はノーマルモードのいずれかに切り換える制御手段３５とを備えることで実現する。 （もっと読む）