【課題】テスト回路を挿入する際のＴＡＴの増大や反復処理を抑制する。
【解決手段】テストポイント挿入方法は、ネットリストから複数のロジックコーンを抽出する工程と、複数のロジックコーンの各々に示される論理セルの接続関係に基づいて、複数のロジックコーンに対して一の順序を生成する工程と、その順序に従って順に複数のロジックコーンの各々にテストポイントを設定する工程とを備える。 （もっと読む）

【課題】配線修正などのデータ量が処理速度に依存する処理を、処理能力の低く、少ないメモリを搭載した安価なコンピュータで設計可能にする。
【解決手段】半導体集積回路のレイアウト設計において、レイアウトデザインに応じて使用頻度の高いレイアウトセルを選択してダミーメタルを配置する共通な場所（座標）を特定し、特定した配置箇所に予めダミーメタルを配置した新規のレイアウトセルを作成する工程と、新規のレイアウトセルの作成元である使用頻度の高いレイアウトセルを、ダミーメタルを有する新規のレイアウトセルとを置換、もしくは重ね合わせて配置してダミーメタルを配置する工程と、を実施する。 （もっと読む）

【課題】スルーシリコンビアから形成されるグリッドマトリクスを用いて電力供給される集積回路を提供する。
【解決手段】集積回路構造は、基板を有するチップと、配電回路網とを含む。配電回路網は、基板を貫通し、グリッドを形成する複数の電力スルーシリコンビア（TSV）と、底部金属化層（M１）中に位置し、複数の電力TSVを、基板上の集積回路装置に結合する複数の金属線とを含む。 （もっと読む）

【課題】フリップチップ構造を有する半導体集積回路装置において、チップサイズを縮小して製造コストを削減できるようにする。
【解決手段】半導体集積回路装置は、複数の入出力セル１０５を有する半導体チップ１００と、半導体チップの表面上に形成された複数のパッド１０１、１０２と、半導体チップ１００の表面上に形成され、且つ複数の入出力セル１０５の少なくとも一部と複数のパッド１０１、１０２の少なくとも一部とを電気的に接続するパッド間配線１０３、１０４とを優している。複数のパッド１０１、１０２は、半導体チップ１００の中央部おいて四角格子状に配置され、且つ、半導体チップ１００の４つの隅部のうちの少なくとも一隅部において千鳥状に配置されている。 （もっと読む）

【課題】ＰＣＢ上のＬＳＩが電源ノイズに対し不安定である場合、対策部品を柔軟に追加でき、また、ＬＳＩ及びその電源回路において電源ノイズを定量的に評価し、ＬＳＩの構造及び電源回路を、最適に設計する。
【解決手段】ＬＳＩの電源端子間に抵抗素子を後から付加できる領域を設ける。これにより、ＬＳＩ内部の容量成分と、パッケージ及び基板が持つインダクタンス成分によって生じる電源共振（電源ノイズの共振）のＱ値を下げて、電源ノイズを抑制できるようにする。また、抵抗素子の付加により低周波数帯でのインピーダンス特性が悪化する場合は、電源回路に容量素子を追加する。また、抵抗素子の付加領域を有するＬＳＩが実装されたＰＣＢにおいて、抵抗素子のＬＳＩの電源端子間への挿入と、容量素子の追加に関して、電源ノイズを基準にして判断するプリント配線基板電源回路設計装置を構成する。 （もっと読む）

【課題】簡易かつ精度良くデューティ比を調整することができるクロック分配素子及びレイアウト設計方法を提供すること。
【解決手段】本発明に係るレイアウト設計方法は、クロックツリー回路のレイアウト設計方法であって、クロックツリー回路上に第１のクロック分配素子を配置し、前記第１のクロック分配素子が配置された前記クロックツリー回路に配線し、配線された前記クロックツリー回路についてタイミング検証し、前記タイミング検証の結果に基づいて、前記第１のクロック分配素子を、当該第１のクロック分配素子と入力負荷容量が略等しく遅延値が異なる前記第２のクロック分配素子へ置換するものである。 （もっと読む）

【課題】半導体集積回路装置上で発生する誤動作状態を効率的に再現し、その誤動作状態による影響の効率的な解析を実現する。
【解決手段】ＦＰＧＡ１１００の開発は、ＨＤＬベースで行われることに着目し、誤動作状態の検証を行う為の誤動作挿入論理を自動的に付与し、ＦＰＧＡ１１００上での動作が可能となる仕組みを構成する。また、検証の総数を、ＦＰＧＡ１１００と誤動作挿入論理を動的に制御する言語と制御機能によって削減する。 （もっと読む）

【課題】本発明は、高速にインダクタの巻き数を求めることが出来るＣＡＤ装置、インダクタの巻き数求め方法、プログラム及び記憶媒体を提供することを課題とする。
【解決手段】ＣＡＤデータ表示部２２が表示したレイアウト表示上で、インダクタ位置指定部２３によって、ユーザにインダクタの位置を指定させる。この頂点抽出部２４は指定位置の範囲内の頂点の数を求め、巻き数計算部２５はこの頂点の数からインダクタの巻き数を算出する。 （もっと読む）

【課題】デザインルールエラーやショートの発生を抑制しながら、設計ＴＡＴを短縮すること。
【解決手段】半導体集積回路の設計方法は、（Ａ）配線パターン及び特殊パターンが配置されたレイアウト領域を複数の分割領域に分割する。デザインルールで規定される最小間隔は、配線パターンよりも特殊パターンの方が大きい。設計方法は更に、（Ｂ）各分割領域に関して、各分割領域を囲む所定幅の領域中に含まれる特殊パターンを周辺パターンとして抽出するステップと、（Ｃ）各分割領域に関して、各分割領域に包含されるダミーパターン配置領域を決定するステップ。設計方法は更に、（Ｄ）各分割領域の周囲にある上記抽出された周辺パターンとのデザインルールエラーを回避しながら、各分割領域のダミーパターン配置領域にダミーパターンを追加するステップと、（Ｅ）ダミーパターンが追加された複数の分割領域同士を結合するステップ。 （もっと読む）

【課題】レイアウト工程を再度行わずに、タイミング違反が発生した配線の遅延時間を微調整することができ、レイアウトプロセスのＴＡＴを短くすることができるレイアウト設計方法及びレイアウト設計装置を提供する。
【解決手段】半導体集積回路のレイアウト設計方法は、レイアウトデータにおける第１の論理セルと第２の論理セルの間の対象配線が配置される領域に、ダミーセル（電源間容量セル、バッファセル）を配置するダミーセル配置ステップ（Ｓ２）を含む。また、レイアウト後にタイミング検証を実行し（Ｓ４）、タイミング違反が発生した対象配線近傍の電源間容量セルを容量セルへ置換し（Ｓ８）、対象配線へ接続する（Ｓ９）。又は、タイミング違反配線を第１の配線、第２の配線に切断し、バッファセルの入力端子を第１の配線へ、出力端子を第２の配線へと接続する。 （もっと読む）

【課題】ＭＩＭキャパシタの構造破壊に起因するリーク電流の上昇を低減する構成を備えた半導体装置を提供することを課題とする。
【解決手段】複数の下層配線１１を備える下層配線層１０と、下層配線層１０の上方に設けられる、下部電極２１と容量誘電膜２２と平面形状が下部電極２１より小さい上部電極２３とを下からこの順に積層したＭＩＭキャパシタ２０と、ＭＩＭキャパシタ２０の上方に設けられ、ビア４０、４１を介して下部電極２１および上部電極２３のそれぞれに接続する複数の上層配線３１を備える上層配線層３０と、を備えた半導体装置であって、上部電極２３の平面形状は矩形に構成され、上部電極２３の平面のいずれか一以上の辺であるエッジ部の直下には下層配線１１が配置されていない半導体装置を提供する。 （もっと読む）

【課題】ソフトウェアによる部分的電源制御を行う半導体集積回路において、検証不足による不具合の発生を抑止することが出来るための半導体集積回路設計支援システム及び半導体集積回路を提供する。
【解決手段】部分的電源制御機構を有する半導体集積回路の設計支援システム１は、半導体集積回路２１の回路記述４１と電源仕様記述４３に基づいて部分的電源制御シミュレーションを実行する部分的電源制御シミュレーションプログラム（PCS）と、部分的電源制御シミュレーション実行中に実行されたパワーモードを検出して、検査済みパワーモードのパワーモード情報を記録するパワーモード遷移検出プログラム（PTDP）と、部分的電源制御実行時に記録された検査済みパワーモードが使われているか否かを確認し、確認結果を出力するパワーモード遷移確認プログラム（PTCP）とを有する。 （もっと読む）

【課題】配線層の溶出、および酸化を抑制する半導体装置、およびその設計方法を提供する。
【解決手段】接続コンタクトに接続される金属配線の配置を決定するステップと、接続コンタクトを設けるためのスルーホールの配置を決定するステップとを具備する半導体装置に設計方法を適用する。ここで、金属配線の配置を決定するステップは、（ａ）スルーホールによって露出する金属配線の領域を特定するステップと、（ｂ）金属配線に付帯する容量を特定するステップと、（ｃ）容量が蓄える電荷が、領域を介して金属配線から極性溶媒に移動したときの領域の損傷を抑制するように、金属配線の配置を決定するステップとを含むものとする。 （もっと読む）

【課題】従来よりも簡単にダミーパターンを配置し、スクライブ領域に隣接した半導体チップの形成領域において、層間絶縁膜が薄くなるのを抑制する方法を提供する。
【解決手段】配線層を備えた半導体チップの形成領域と、該形成領域を囲むスクライブ領域とを備えた半導体チップにおいて前記配線層と同じ層からなるダミーパターンを配置する方法であって、前記配線層から少なくとも所定距離だけ離間する位置に第１のダミーパターンを設定する段階と、前記スクライブ領域に隣接する所定幅の範囲内において、前記配線層から少なくとも所定距離だけ離間しかつ前記第１のダミーパターンから少なくとも所定距離だけ離間する位置に第２のダミーパターンを設定する段階と、を備えたダミーパターンの配置方法を提供することによって、上記課題を解決できる。 （もっと読む）

【課題】半導体集積回路の動作速度を向上し、アクティブ時の消費電力、スタンバイ時の消費電力を共に低減し、チップ面積を小さくする。
【解決手段】半導体集積回路は、クロックにより制御される第１、第２、第３フリップフロップ回路、第１論理回路段及び第１論理回路段より段数の少ない第２論理回路段を有する。第１電位を有する第１電位組を動作電源とする第１論理ゲートと第１電位より小さい第２電位を有する第２電位組を動作電源とする第２論理ゲートを含む。第１論理ゲートを構成する第１MISトランジスタはウエル領域に第１電位組の何れかの電位が与えられる。第２論理ゲートを構成する第２MISトランジスタはウエル領域に第１電位組の何れかの電位が与えられる。第２論理回路段は、第１論理回路段より第２論理ゲートの数が多い。 （もっと読む）

【課題】内部回路領域に複数の電源系統を持つ半導体集積回路に関してチップ面積の小さいレイアウトを生成することを可能にする。
【解決手段】内部領域に第１電源の電源供給線の配線を生成する。その電源供給線に接続されるように複数のプリミティブセルの各々の配置を生成する。第１電源の電源供給線から複数のプリミティブセルの各々に供給される信号のタイミングが所定の基準を満たすか否かの確認を行う。その所定の基準を満たすことが確認された後に、複数のプリミティブセルの中の少なくとも一つの電源分離対象セルに対して、第１電源が供給する第１電位に替えて第２電源が生成する第２電位を供給するために配線する。 （もっと読む）

【課題】異なるドメインのそれぞれに、独立して電源電圧を供給することが可能で、クロックジッタを抑制して、ロジックの動作速度の低下を防止した半導体装置を提供する。
【解決手段】電源バンプＢＰ１およびＢＰ２に電気的に接続される電源線ＷＬ１を、電源バンプＢＰ１およびＢＰ２の横方向の配列に平行して複数配設し、電源線ＷＬ１に電気的に接続される下層の電源線ＷＬ２を、電源線ＷＬ１に平面視的に直交するように互いに平行して複数配設する。そして、電源バンプＢＰ１の配列を挟む最近傍の２つの電源線ＷＬ１に電源電圧Ｖ１およびＶ２を割り付け、電源バンプＢＰ２の配列を挟む最近傍の２つの電源線ＷＬ１に電源電圧Ｇ１およびＧ２を割り付ける。電源線ＷＬ２は、電源線ＷＬ１に平面視的に直交するように互いに平行して配設する。 （もっと読む）

集積回路（ＩＣ）を提供する。ＩＣは、プログラマブル論理セルのアレイを有する、第１の領域を含む。ＩＣはまた、ＩＣの中に組み込まれ、かつ第１の領域と通信している、第２の領域も含む。第２の領域は、標準論理セルと、ベースセルとを含む。一実施形態において、標準論理セルは、既知のプロトコルに適応するように組み立てられる、または相互接続される。ベースセルは、ベースセルによってサポートされる新生の通信プロトコルの修正に適合するように、構成可能な論理を含む。第２の領域は、一実施形態では、第１の領域に埋め込むことができる。別の実施形態において、第２の領域は、第１の領域の周囲に画定される。構成可能な論理は、新生の通信プロトコルが進化して修正されるにつれて、プロトコルの変更に適応させるようにＩＣを修正することができるように、金属マスクプログラム可能な相互接続を有する、ハイブリッド論理素子で構成されてもよい。
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【課題】製品ダイ(2011,300)の製品回路(202,302,304)をテストするためのテストアセンブリ(2000)を提供すること。
【解決手段】一実施形態では、テストアセンブリは、テストダイ(2010,400)及び該テストダイをホストコントローラ(2002)へ電気的に結合する相互接続基板(2008)を含む。該テストダイは、テスト回路(202A,402,404)及び製品回路を統合化された設計(102)に同時に設計するステップを含むテストダイ及び製品ダイに関する設計方法論(100)に従って設計可能である。テスト回路は、該テスト回路により必要とされるシリコン領域の量にほぼ関係なく、対応する製品回路に関して高度の欠陥検出範囲を提供するよう設計可能である。次いで該設計方法論は、統合化された設計をテストダイ及び製品ダイへと分割する(104)。テストダイはテスト回路を含み、製品ダイは製品回路を含む。 （もっと読む）

【課題】バンプによるスタック実装のためのチップ重ね合わせ配置を自動的に行うことのできるレイアウト設計方法を提供する。
【解決手段】ＬＳＩ１のフロアプラン上にレイアウト済みのＬＳＩ２に配設されているバンプセルのミラー反転イメージをして、フロアプラン上でのバンプセルの配置位置座標を算出し、その配置位置座標にＬＳＩ２のバンプセルの接続先となるＬＳＩ１のバンプセルを配置し、そのバンプセルの配置位置に応じて、ＬＳＩ１の機能セルの配置および配線を行う。 （もっと読む）