【課題】Ｉ／Ｏバッファ変更があった場合であっても、リワーク性を有する半導体集積回路を提供する。
【解決手段】半導体集積回路（７）のチップの外周部に沿って形成されたＩ／Ｏ配置領域（２）と、その外周部の内側に形成されたプリミティブブロック配置領域（３）とを具備する半導体集積回路（２）を構成する。その半導体集積回路（７）は、そのプリミティブブロック配置領域（３）は、容量セルの配置を許容する許容領域（３）と、そのＩ／Ｏ配置領域（２）に沿って形成され、その容量セルの配置が禁止された禁止領域（１１）とを含む。 （もっと読む）

【課題】電源・信号間の干渉および結合の抑制と、電源ノイズの抑制と、信号間の干渉・クロストークの抑制と、インピーダンス不連続による信号反射の抑制とを、全てバランスよく満たす低コストな高速デバイスを提供する。
【解決手段】信号用ボンディングワイヤ３１d、３１eと、グランド用ボンディングワイヤ３１b、３１gと、電源用ボンディングワイヤ３２a、３２c、３２f]とを、次のように配置する。すなわち、グランド用ボンディングワイヤまたは電源用ボンディングワイヤの一方が、信号用ボンディングワイヤと同じ第１の包絡面に含まれ、他方は別の第２の包絡面に含まれる。ここで、第２の包絡面に含まれるボンディングワイヤおよび信号用ボンディングワイヤの間の電磁結合が、第１の包絡面に含まれる２本のボンディングワイヤの間の電磁結合よりも小さくなるようにする配線構造。 （もっと読む）

【課題】クロックジッタ抑制方法及びプログラムにおいて、比較的短時間、且つ、比較的低コストでプログラマブルデバイス等の半導体集積回路のクロックジッタを確実に抑制することを目的とする。
【解決手段】クロックバッファに接続された記憶素子に論理値を設定し、記憶素子の閾値電圧を可変設定し、半導体集積回路内の解析対象となる対象回路を動作させた状態で記憶素子に保持されている値を読み出し、閾値電圧と、読み出された値が前記論理値と反転関係にある記憶素子と、読み出しの対象となった各記憶素子の位置情報に基づいて、クロックバッファの電源電圧のノイズの影響度と一定以上のノイズの影響を受ける箇所を特定し、する解析処理を行い、解析処理の結果に基づいて半導体集積回路の構成要素の配置と配線の制約条件を作成し、ノイズが低減するように制約条件の配置を変更して再配置する再配置処理、又は、制約条件の配線を変更して再配線する再配線処理を行うように構成する。 （もっと読む）

【課題】製造工程で生じるＣＭＰ後の膜厚ばらつき等の歩留まり低下要因を設計段階で取り除くことができる半導体集積回路及びそのレイアウト方法を提供する。
【解決手段】複数の機能回路毎にパターン面積率及びパターン周囲長率を抽出した後、当該抽出結果により規定される基準を用いて、複数の機能回路のそれぞれを第一の回路領域と第二の回路領域とに分別し、少なくとも一つ以上の第一の回路領域の周囲に第二の回路領域を配置する。第二の回路領域内に位置する任意の一点から所定の距離の範囲内には、少なくとも第一の回路領域の一部が含まれている。 （もっと読む）

【課題】複数の入力信号が、競合回路を経由してメモリセルアレイに入力される半導体装置において、記憶容量の異なる複数のメモリマクロに対してそれぞれ異なる基本セルを用意することなく、データ・セットアップタイム、データ・ホールドタイムを変えずに、メモリマクロを自動設計できる半導体装置を提供する。
【解決手段】各々の入力信号は、それぞれ遅延回路を経由して競合回路に接続され、遅延回路はＰチャンネル及びＮチャンネルのクロックゲートを備えたクロックインバータで構成され、Ｐチャンネルクロックゲートのゲートは抵抗を経由して電源に、Ｎチャンネルクロックゲートのゲートは抵抗を経由して接地に、Ｐチャンネルクロックゲートのゲートは全てノードＡに接続され、ノードＡから抵抗を経由して接地に接続され、Ｎチャンネルクロックゲートのゲートは全てノードＢに接続され、ノードＢから抵抗を経由して電源に接続されたことを特徴とする。 （もっと読む）

【課題】半導体集積回路のＣＴＳにおいて、クロック遅延時間を削減すること。
【解決手段】ＣＴＳ装置は、クロックドメインに接続された複数のフリップフロップの重心座標を求め、求めた重心座標と各フリップフロップとの距離を算出し、重心座標から遠いフリップフロップから順に、重心座標からのクロックラインにおける遅延時間をクロック遅延時間として算出し、前段のフリップフロップとの距離を求め、求めた距離からデータパスにおける遅延時間をデータ遅延時間として算出し、クロック遅延時間とデータ遅延時間との和がクロックドメインのクロックの１周期よりも長いフリップフロップを選択し、選択されたフリップフロップと前段のフリップフロップとのデータパスがフォルスであると判定された場合には、選択されたフリップフロップをスキュー調整の対象外としてクロックツリーを合成する。 （もっと読む）

【課題】機能マクロの内部配線と電源端子との間に生じる寄生容量を小さくすることができる半導体集積回路のレイアウト設計装置及びレイアウト設計方法を提供する。
【解決手段】半導体集積回路のレイアウト設計方法は、第１メタル層として半導体素子、第２メタル層として内部配線、第３メタル層として帯状の電源端子を有する機能マクロを半導体集積回路上に配置し、半導体集積回路の配置結果情報及び機能マクロの情報が登録されたライブラリを参照して前記機能マクロの配置方向を判定し、機能マクロが基本の状態から９０度回転していると判定した場合は、電源端子に接続する、第４メタル層となる電源接続配線を、その長手方向が前記電源端子に重なるように配置し、電源接続配線上に当該電源接続配線と直行する方向に第５メタル層となるメッシュ状電源配線を配置する。 （もっと読む）

【課題】半導体集積回路のレイアウト設計において、設計ＴＡＴの増大を防ぐこと。
【解決手段】半導体集積回路のレイアウト設計装置であって、設計者の指示に基いて配置すべきモジュールをネットリストから選択する配置モジュール選択部と、前記ネットリストを参照して、前記選択されたモジュールの近傍に配置すべき１又は２以上のセルを特定するセル特定部と、前記セル又はセル群の面積を計算する面積計算部と、前記ネットリストにおいて前記選択されたモジュールに接続された配置済みのモジュールと前記選択されたモジュールとを結ぶ線分と、前記選択されたモジュールの外周線との間の交点を、前記セル又は前記セル群を配置すべき位置として決定する位置決定部と、前記面積を有する領域を前記位置に表示する表示部とを有する。 （もっと読む）

【課題】異なる電源系統の論理回路が交互に接続されている場合であっても、同一電源系統の論理回路で構成した場合と同様に、レイアウト面積を削減することができる半導体装置を提供する。
【解決手段】半導体装置は、交互に接続された電源系統（電源線Ｌ１、電源線Ｌ２、ＧＮＤ線ＬＳ１、ＧＮＤ線ＬＳ２）が異なる複数の論理回路（インバータ回路）のうち、同一の電源系統に接続される論理回路が隣接してレイアウト配置され、当該隣接した一方の論理回路を形成する素子と他方の論理回路を形成する素子との電源に接続される拡散層が共有化されている。 （もっと読む）

【課題】製造バラつきの下で、クロックスキューの最小化しつつ、クロック信号部での消費電力を最小化する半導体集積回路の設計方法、設計装置および、コンピュータプログラムを提供する。
【解決手段】メッシュ配線構造を駆動するバッファツリーを生成するグローバルクロック構造生成部１０４と、クロック素子の配置分布とクロックゲーティング構造を考慮してクラスタを生成するクロック素子クラスタ生成部１０６と、そのクラスタに含まれるクロック素子が属するゲーティッド回路にクロック信号を分配するゲーティングセルを複製して、クラスタを駆動するゲーティングセルとして挿入するゲーティングセル複製・挿入部１０７と、ローカルクロック構造生成部１０９と、タイミング解析結果に基づき、クロック素子クラスタを駆動するゲーティングセルの駆動能力を調整するゲーティングセル駆動能力調整部１１１と、を備える。 （もっと読む）

【課題】近年のＣＭＯＳ型ＬＳＩの設計においてはリーク電力の削減が非常に大きな課題となっている。リーク電力を削減する手段としてはトランジスタの閾値電圧を複数使用し、速度の必要な場所には閾値電圧の低いトランジスタを、不要な場所には閾値電圧の高いトランジスタを使用する方法が広く用いられている。しかしながら先端プロセスほど閾値電圧制御だけではリーク電力が十分に抑制できず、様々なリーク電力削減手法が必要となってきている。
【解決手段】本願の一つの発明は、ＣＭＯＳまたはＣＭＩＳ型ＬＳＩにおいて、一部の論理ゲートを構成するＰチャネルＦＥＴおよびＮチャネルＦＥＴの両側のゲート電極形状を近接効果を利用して平面的に湾曲させることによって、実効的なゲート長を長くするものである。 （もっと読む）

【課題】クロストークノイズによるディレイ変動量を正確に測定する。
【解決手段】複数のインバータを奇数段直列に接続したリングオシレータＲＯと、リングオシレータＲＯの一部の配線（被害側配線）ＶＩＣに沿って設けられる第１配線（加害側配線）ＡＧＧと、前記第１配線ＡＧＧに供給する第１パルスを発生するパルス発生回路ＰＧＥＮと、前記第１配線ＡＧＧと前記パルス発生回路ＰＧＥＮの間に接続された第１バッファ（加害ゲート）ＡＧと、前記パルス発生回路ＰＧＥＮと前記第１バッファＡＧとの間に接続される第２配線を具備し、前記第１配線ＡＧＧと前記リングオシレータＲＯの一部の配線ＶＩＣとの間の距離は、前記第２配線と前記リングオシレータＲＯの一部の配線ＶＩＣとの間の距離より短くする。 （もっと読む）

【課題】テスト対象の論理回路に対してテストポイントを効果的に挿入すること
【解決手段】論理回路試験装置１０は、論理回路の設計データから得た配線条件により信号線の故障推定度を推定する故障推定部１１０を備える。また、論理回路試験装置１０は故障推定度に基づいてテストポイントを挿入する挿入部１３０を備える。論理回路試験装置１０は、挿入部１３０によってテストポイントの挿入された論理回路に対してテストの実行を行う。 （もっと読む）

【課題】セルライブラリ作成時における工数を削減し、回路設計処理を短時間で行うことのできる、半導体集積回路装置を提供する。
【解決手段】半導体集積回路装置は、同一のレイアウト構造を有する、第１セル及び第２セルと、電源層に配置され、第１電源電圧が常時印加される、常時第１電源配線と、前記電源層に配置された、一時的第１電源配線と、前記常時第１電源配線と前記一時的第１電源配線との間の導通及び非導通を切り替える、スイッチセルとを具備する。前記第１セル及び前記第２セルのそれぞれは、前記第１電源電圧が印加される端子として、常時第１電源端子及び一時的第１電源端子を有する。前記常時第１電源端子及び前記一時的第１電源端子は、前記電源層とは別の層に配置される。前記第１セルでは、前記常時第１電源端子が、コンタクトホールを介して、前記常時第１電源配線に接続される。前記第２セルでは、前記一時的第１電源端子が、コンタクトホールを介して、前記一時的第１電源配線に接続される。 （もっと読む）

【課題】ＩＲドロップによる動作不良を改善するための不要な電源配線やチップ面積の増大を抑え、かつ、タイミング制約が厳しい回路ブロックが適切に配置された半導体集積回路を提供する。
【解決手段】半導体集積回路を以下の方法で設計する。まず、（ａ）設計対象の半導体集積回路のレイアウト領域に回路セルを配置する。次に、（ｂ）回路セルが配置されたレイアウト領域で消費される消費電力を算出する。このとき、（ｃ）レイアウト領域のＩＲドロップ検証を実行して、ＩＲドロップが発生しているＩＲドロップ発生領域を特定する。そして、（ｄ）レイアウト領域のＳＴＡ解析を実行して、クリティカルパスを特定する。そして、（ｅ）クリティカルパスに含まれない回路セルを、移動候補回路セルとして特定する。そして、（ｆ）ＩＲドロップ発生領域に配置されている移動候補回路セルを、ＩＲドロップ発生領域の外に移動する。 （もっと読む）

【課題】ビア抵抗の製造ばらつきによる半導体集積回路の動作不良を低減する。
【解決手段】自動配線ツールを用いて、半導体集積回路の詳細配線が行われる。（Ｓ１）
次に、詳細配線が行われた半導体集積回路に対して、セル間の信号パスの静的タイミング解析が行われる。（Ｓ２）次に、静的タイミング解析により、タイミング制約に対するタイミング余裕度が取得される。そして、タイミング余裕度が予め設定された基準値未満である信号パスが抽出される。（Ｓ３）そして、自動配線ツールを利用して、タイミング余裕度が基準値未満の信号パスのネットに優先的に冗長ビアを挿入する。（Ｓ４、Ｓ５）そして、タイミング余裕度に基づいて、単一のビアを冗長ビアに置換した後に、タイミング解析を再度行い、信号パスのタイミング違反があるか否かを判定する。（Ｓ６） （もっと読む）

【課題】スイッチング時におけるセルによる消費電力を削減することができる半導体集積回路のレイアウト装置及びクロックゲーティング方法を提供すること。
【解決手段】本発明にかかるレイアウト装置５１は、イネーブル信号生成処理部５５と、クロックゲーティング回路追加処理部５６とを備えている。イネーブル信号生成処理部５５は、第１の分岐点よりも後段に位置する第１のクロックゲーティング回路に入力される第１の制御信号と、第１の分岐点よりも後段に位置する同期回路の位置とに基づいて、第２のクロックゲーティング回路に入力する第２の制御信号を生成する。クロックゲーティング回路追加処理部５６は、第２の制御信号と、第２のクロックゲーティング回路よりも後段に位置する回路素子数と、に基づいて、第２のクロックゲーティング回路を配置する。 （もっと読む）

【課題】同一の周波数で動作するデータパス依存関係を有する内部クロックドメインを含む半導体集積回路に対して、テストパターン数を削減することができる半導体集積回路、半導体集積回路設計方法及び半導体集積回路設計プログラムを提供すること
【解決手段】本発明にかかる半導体集積回路は、第１のクロックドメインと、前記第１のクロックドメインと同一の周波数で動作し、前記第１のクロックドメインとデータパスによって接続される第２のクロックドメインと、前記データパスにおけるデータ転送の導通及び遮断を切り替えるパス遮断回路とを備える。 （もっと読む）

【課題】 実動作において低消費電力化が図れるゲーティッドクロック設計が可能な論理回路設計支援方法を提供する。
【解決手段】 最適化対象論理回路の回路構造を記述した回路データＤ１に基づいて、最適化対象論理回路に入力する複数のイネーブル信号の情報Ｄ２を抽出する第１ステップＳ１と、最適化対象論理回路と抽出された複数のイネーブル信号の生成論理に対して実動作モードの論理シミュレーションを実行して、イネーブル信号毎の動作時におけるアクティブ状態と非アクティブ状態間の状態遷移に係る時系列情報Ｄ４を取得する第２ステップＳ２と、時系列情報Ｄ４に基づいて、最適化対象論理回路とクロックゲーティング回路の合計消費電力が、クロックゲーティング回路を挿入する前の最適化対象論理回路の消費電力より低減されるように、クロックゲーティング回路の挿入個数及び挿入箇所を最適化する第３ステップＳ３〜Ｓ５を有する。 （もっと読む）

【課題】チップレベルの設計に関する問題に対処し、クロストークカップリングが存在する場合でも正確な経路遅延を計算すること。
【解決手段】一実施例でのクロックツリーにてジッタを計算する方法は、クロックツリーを複数のステージに分割し、クロックツリーに関連する回路の少なくとも一部分のモデルに従って、１以上のステージのジッタを算出する。モデルは回路のジッタのソース各々の表現を含む。本方法は、クロックツリー中の経路又は経路対に関するジッタを計算するため、クロックツリー中の経路又は経路対の各ステージのジッタを互いに統計的に合成するステップを含む。一実施例では、ジッタを効率的に計算し且つクロックスキューゼロを達成するため、モデルは回路の対称的なクロックツリーを合成し、そのツリーでは区六浮くツリーのルートからクロックツリーのシンクに至る全てのパス中の関連するステージは、近似的に電気的に互いに等価な性質を示す。 （もっと読む）