【課題】設計フローの負荷を増大させることなく、それぞれの回路モジュールに必要十分な容量セルを、それぞれの回路モジュールに近接配置することができる半導体集積回路の設計方法を提供する。
【解決手段】本発明は、それぞれが複数の論理セルを含む複数の回路モジュールからなる半導体集積回路の設計方法であって、複数の回路モジュールのそれぞれの、複数の論理セルおよび複数の論理セルの端子間の接続の情報を記述するネットリストに、複数の論理セルに電源を供給する電源配線間に接続されるセルであり、複数の論理セルのいずれとも独立で、かつ、複数の論理セルの端子と接続される端子を持たない容量セルの記述を追加し、複数の論理セルおよび複数の容量セルのレイアウトデータが格納されたセルライブラリを備えた設計支援システムを利用して、回路モジュールのそれぞれに対応する、複数の論理セルおよび容量セルを配置する配置領域を設定し、複数の論理セルおよび容量セルを対応する配置領域内に配置する工程を含む。 （もっと読む）

【課題】パワードメインを自動作成する。
【解決手段】設計された回路が仕様を満たしているか否かを評価するための機能シミュレーション処理（９）と、上記機能シミュレーション処理の結果に基づいて、活性化タイミングが所定の範囲内で揃う論理ブロック毎にクラスタ分割することでパワードメインを得るクラスタ分割処理（１０）とがコンピュータで行われる。これにより、パワードメインは、コンピュータで行われる処理によって得られるため、人手（設計者の手作業）によって求める場合に比べてパワードメインの最適化を図ることができる。 （もっと読む）

【課題】ＬＳＩのレイアウト設計において、ＴＡＴ（Ｔｕｒｎ Ａｒｏｕｎｄ Ｔｉｍｅ）を増加させることなくタイミング収束を実現する。
【解決手段】ＬＳＩのレイアウト設計方法は、レイアウト対象の集積回路のネットリストに基づいて、前記集積回路をクロックドメインに分けることでクロックドメイン回路集合体に区分する工程と、前記クロックドメイン回路集合体の各々に対するタイミング制約を作成する工程と、所定の基準に基づいて前記クロックドメイン回路集合体間の配置順序を決定する工程と、前記クロックドメイン回路集合体を前記配置順序に従って配置し配線することにより前記集積回路のレイアウトを作成する工程とを備える。レイアウト設計後のタイミング収束のＴＡＴを短縮することが可能となる。 （もっと読む）

【課題】電位ドロップに起因するセルの動作不良を防止すること。
【解決手段】本発明に係る半導体集積回路は、チップ１上に配置された電源パッド２ａと、電源配線構造１０を介して電源パッド２ａに接続された回路群２１，２２とを備える。その電源配線構造１０は、異なる配線層に形成され複数の交差点ＩＳ１，ＩＳ２においてオーバーラップする複数の第１電源配線１１及び複数の第２電源配線１２と、それら複数の第１電源配線１１と複数の第２電源配線１２を接続するビア１３とを有する。上記回路群は、第１領域Ｒ１に配置された機能ブロック２１を含む。ビア１３は、第１領域Ｒ１と電源パッド２ａの間の第２領域Ｒ２における複数の交差点ＩＳ２の一部に配置されていない。 （もっと読む）

【課題】長さが均一で直線的な配線を配置することができる半導体集積回路のレイアウト設計方法、レイアウト設計装置及びレイアウト設計プログラムを提供すること。
【解決手段】半導体集積回路のレイアウト設計方法は、第１の配線ピッチで配線を行う高速配線処理と、第１の配線ピッチより狭い第２の配線ピッチで配線を行う通常配線処理と、を有する。高速配線処理は、所定の高速バス配線上の複数のネットを第１の配線ピッチで略平行、かつ、略等長となるように自動配線を行う。通常配線処理は、高速配線処理より前に実行されない。 （もっと読む）

【課題】容易な設計により、小規模な構成でクロックスキューを抑制させる半導体集積回路を提供する。
【解決手段】ラッチ回路３_１〜３_１６のデータ入力端子とデータビットの供給元ＰＤとの間に、クロック信号ＣＬＬの供給元ＰＣＤ及びラッチ回路のクロック入力端子間のクロック信号経路中に含まれている論理素子の個数と同一数だけ当該論理素子を直列に接続してなる第１遅延部５１，５２と、クロック信号経路中の配線の配線長に対応した配線遅延時間と同一長の遅延時間を有する第２遅延部５３と、を備える。 （もっと読む）

【課題】スキャンＦ／Ｆの遷移する回数を抑えて消費電力を削減することができるスキャンチェーン回路及びスキャンチェーン構築方法を提供すること
【解決手段】本発明にかかるスキャンチェーン回路は、複数のフリップフロップ２１〜２６を有し、複数のフリップフロップ２１〜２６のうち、それぞれのフリップフロップが保持しているデータを先頭方向から後尾方向に対してシフトするスキャンチェーン回路であって、複数のフリップフロップ２１〜２６は、スキャンチェーン回路の先頭方向から後尾方向に対して、保持しているデータの遷移回数が少ない方から昇順となるように配置されるものである。 （もっと読む）

【課題】チップ上の機能ブロックを実動作よりも、広範囲かつ同時に動作させても、チップを誤動作させないテストパターンを作成できる半導体集積回路テスト設計支援装置を提供する。
【解決手段】本発明の半導体集積回路テスト設計支援装置は、機能ブロックを単独で動作させて、ＩＲドロップ解析を行うＩＲドロップ解析部と、チップ上の小領域を示す番地（Ｘ，Ｙ）単位に量子化したＩＲドロップ量Ｚを算出して、マッピング値（Ｘ，Ｙ，Ｚ）を作成するマッピング値作成部と、前記機能ブロックを、複数動作させた場合の前記マッピング値（Ｘ，Ｙ，Ｚ）を、同一の前記番地（Ｘ，Ｙ）の前記量子化したＩＲドロップ量Ｚを加算することによって算出し、同時動作させた場合の各前記番地（Ｘ，Ｙ）の前記量子化したＩＲドロップ量Ｚが、許容値以内であれば、同時動作可能な機能ブロックとしてグルーピングするグルーピング部とを備える。 （もっと読む）

【課題】簡易かつ容易に、非同期データパスを含む半導体装置を設計することができる半導体設計装置、および、非同期データパスを含む半導体装置を提供する。
【解決手段】ＦＦ挿入部９は、非同期データパスにフリップフロップ（ＦＦ１）を挿入する。遅延設定部８は、非同期データパスの受信側のＦＦ（ＦＦ２）においてメタステーブル収束時間Ｔｒがクロックツリー（ＣＴ）のレイテンシＴｃｌよりも短いときには、ＣＴのあるノードから出力される第１のクロックをＦＦ１の入力クロックに設定し、ＣＴの別のノードから出力され、かつ第１のクロックよりもＴｒだけ遅延した第２のクロックをＦＦ２の入力クロックに設定する。遅延設定部８は、ＴｒがＴｃｌ以上のときには、第１のクロックをＦＦ１の入力クロックに設定し、第１のクロックをＴｒだけ遅延回路で遅延させた第２のクロックをＦＦ２の入力クロックに設定する。 （もっと読む）

【課題】テストパターンの内容、あるいは回路規模によらず、動作試験が短時間且つ高効率で行える半導体装置の実現。
【解決手段】フリップフロップ回路37と、試験モード時に、フリップフロップ回路に所定の値を設定すると共にフリップフロップ回路の保持する値を読み出すスキャンチェーンと、通常モード時に非動作で、試験モード時には、フリップフロップ回路の値が変化する場合に動作状態となり、前記フリップフロップ回路の値が変化するタイミングで非動作状態になる電流消費回路37A,37Bと、を有する半導体装置。 （もっと読む）

【課題】高誘電率の絶縁膜を有するｎチャネル型トランジスタやｐチャネル型トランジスタを有する半導体装置の製造方法において、ｎチャネル型トランジスタのゲート絶縁膜の側面への異物の付着を抑制する。
【解決手段】半導体基板の主表面上の、ｐ型不純物領域ＰＷＬに機能用ｎチャネル型トランジスタが、ｎ型不純物領域ＮＷＬに機能用ｐチャネル型トランジスタが形成される。ｐ型不純物領域ＰＷＬの、平面視における機能用ｎチャネル型トランジスタ以外の領域に形成される複数の第１の周辺用トランジスタは、周辺用ｎ型ゲート構造体と周辺用ｐ型ゲート構造体とが混在するように形成される。 （もっと読む）

【課題】スキャンテスト時間を短縮する半導体集積回路のスキャンテスト回路、スキャンテスト回路設計方法を提供する。
【解決手段】スキャンフリップフロップを示すセル間を接続するシフトパスを生成するステップと、信号伝達の制約条件を満たすようにリピータセルをシフトパスに挿入するステップと、スキャンフリップフロップを示すセル及びリピータセルの間のセル間遅延時間を求めるステップと、リピータセルをフリップフロップを示すセルに置換してシフトパスを分割したときのシフトパスの遅延時間を示すシフトパス遅延時間を算出するステップと、シフトパスを分割したときの、スキャンチェーンにテストデータをシフトさせて供給するスキャンシフト時間を算出するステップと、スキャンシフト時間が最短になるシフトパスの分割位置を求めるステップと、シフトパスの分割位置のリピータセルをフリップフロップを示すセルに置換した回路データを生成するステップとを具備する。 （もっと読む）

【課題】メーカーの設計負担を増加させることなくセルタイプの異なるＩＣを実現することができるとともに、チップサイズおよび消費電力並びに動作速度が最適化された半導体集積回路を容易に実現可能な設計技術を提供する。
【解決手段】所望の機能を有する回路セルの設計情報を目的別にオブジェクトとして記述し、所定のオブジェクトの情報の削除もしくは追加のみで基体電位固定型セルと基体電位可変型セルのいずれをも構成可能なセル情報として、セルライブラリに登録するようにした。 （もっと読む）

【課題】裏面ＦＩＢ加工における場所特定を容易にする。
【解決手段】半導体装置は、第１方向および前記第１方向に直交する第２方向の平面内に広がる第１導電型の半導体基板６０の表面上に形成された回路部６５と、前記半導体基板内の表面側に形成され、前記回路部を構成し、素子として機能する、前記第１導電型と異なる第２導電型の複数のウェル６１と、前記半導体基板内の表面側に形成され、前記回路部を構成せず、素子として機能しない、前記第２導電型の複数のダミーウェル６２と、を具備する。 （もっと読む）

【課題】信号の遅延調整を柔軟に行なうことができる半導体集積回路レイアウト設計装置を提供する。
【解決手段】図１に示す半導体集積回路レイアウト設計装置は、配線部と遅延調整部を備える。配線部では、第１の配線層の配線上に、第２の配線層では接続先となる配線がないビア（未接続ビア）を形成する。その後、遅延調整部において、遅延時間の調整が必要であれば、未接続ビアから、遅延調整に適したビアを選択し、第１の配線上のビア間の配線を削除する。その後、第２の配線層において第１のビアと第２のビアを配線する。その結果、信号配線の抵抗は、ビアの持つ抵抗値の分上昇し、遅延時間の調整を行なうことができる。 （もっと読む）

【課題】チップコストの低下とチップ歩留りの向上とを同時に実現する。
【解決手段】実施形態に係わる半導体チップは、パッド領域１１及び方形でないゲート領域１２を備える第１のレイアウトＬ１と、第１のレイアウトＬ１を１８０°回転させた第２のレイアウトＬ２とを備える。第１及び第２のレイアウトＬ１，Ｌ２は、点対称かつ重なり合わずに結合されることによりチップレイアウトを構成する。チップレイアウトは、方形のチップ領域内に配置され、第１及び第２のレイアウトＬ１，Ｌ２は、それぞれ独立に動作するＬＳＩを構成する。 （もっと読む）

【課題】チップ面積を拡大することなく信頼性の高い配線レイアウトを実現する。
【解決手段】信号線Ｓ１〜Ｓ３と電源線ＶＤＤ１，ＶＳＳ１がＹ方向に延在する下層配線層と、信号線Ｓ４〜Ｓ６と電源線ＶＤＤ２，ＶＳＳ２がＸ方向に延在する上層配線層と、対応する信号線が重なり合うオーバーラップ領域ＯＬ１に設けられたビア導体ＶＥ１と、対応する電源線が重なり合うオーバーラップ領域ＯＬ２，ＯＬ３に設けられたビア導体ＶＥ２，ＶＥ３とを備える。領域ＯＬ１のＸ方向における幅は、領域ＯＬ２，ＯＬ３のＸ方向における幅よりも広く、これにより、領域ＯＬ１には複数のビア導体ＶＥ１ａ，ＶＥ１ｂが設けられる。また、電源線ＶＤＤ１，ＶＳＳ１は、領域ＯＬ１との干渉を避けるようＹ方向に分断されている。複数の下層配線は、一つのビアを含むミニマムピッチで２つのビアを配置している。 （もっと読む）

【課題】実際のデバイスの絶縁破壊寿命に適合する精度の良いシミュレーションを行って、正確な絶縁膜の絶縁破壊寿命を求めることで、実測データとの対比で欠陥種、欠陥の大きさ等を正確に解析できる絶縁破壊寿命シミュレーション方法及びシリコンウェーハ表面の品質評価方法を提供することを目的とする。
【解決手段】前記シミュレーションする構造における、前記シリコンウェーハと前記絶縁膜の界面及び前記絶縁膜と前記金属電極の界面に、及び／又は、前記絶縁膜中に予め欠陥を組み込み、該欠陥を組み込んだ構造において、前記絶縁膜中に欠陥を乱数にて発生させて前記絶縁膜の絶縁破壊寿命を求める絶縁破壊寿命シミュレーション方法。 （もっと読む）

【課題】異なるクロックドメインに属する回路間でデータの授受がある回路において、半導体集積回路のスキャンパスを用いてクロストークの影響を考慮した遅延試験を行うことができる。
【解決手段】第１回路群は、第１のクロックドメインに属する複数のスキャンフリップフロップ（Ｆ１２、Ｆ１４）を備え、信号の伝達遅延を測定する第１データパス（１０２）を含む。第２回路群は、第２のクロックドメインに属する複数のスキャンフリップフロップ（Ｆ１１、Ｆ１３、Ｆ１５）を備え、第１データパス（１０２）に対してクロストークにより影響を与える第２データパス（１０１）を含む。第３データパスは、第１回路群・第２回路群間でデータを授受する。クロック切り換え回路（Ｍ１０）は、制御信号に応答して、第２回路群に供給される第２クロック信号（ＣＫ２）を、第１回路群に供給される第１クロック信号（ＣＫ１）に替えて第２回路群に供給する。 （もっと読む）

【課題】外部電源電圧を降圧するレギュレータを内蔵することによるチップ面積の増大を抑え且つ降圧電圧の安定化を実現できる半導体集積回路を提供する。
【解決手段】外部電源電圧（Ｖｅｘｔ）よりも低い内部電源電圧（Ｖｉｎｔ）で動作する内部回路を持つ半導体集積回路において、内部電源電圧を生成するレギュレータ（１５０〜１５７）を、バッファ及び保護素子を配置するための第２の領域（２）に配置することにより、降圧電源回路のオンチップ化による面積オーバヘッドを低減する。降圧電圧を伝達するループ状の電源幹線（Ｌ２０）を用い、電源幹線に外付け安定化容量を接続するための電極パッドを設ける等により、低消費電力を更に促進する。 （もっと読む）