【課題】 実動作において低消費電力化が図れるゲーティッドクロック設計が可能な論理回路設計支援方法を提供する。
【解決手段】 最適化対象論理回路の回路構造を記述した回路データＤ１に基づいて、最適化対象論理回路に入力する複数のイネーブル信号の情報Ｄ２を抽出する第１ステップＳ１と、最適化対象論理回路と抽出された複数のイネーブル信号の生成論理に対して実動作モードの論理シミュレーションを実行して、イネーブル信号毎の動作時におけるアクティブ状態と非アクティブ状態間の状態遷移に係る時系列情報Ｄ４を取得する第２ステップＳ２と、時系列情報Ｄ４に基づいて、最適化対象論理回路とクロックゲーティング回路の合計消費電力が、クロックゲーティング回路を挿入する前の最適化対象論理回路の消費電力より低減されるように、クロックゲーティング回路の挿入個数及び挿入箇所を最適化する第３ステップＳ３〜Ｓ５を有する。 （もっと読む）

【課題】ゲートリークによる消費電力の増大を抑制し、電源［ＶＤＤ］−［ＧＮＤ］間のノイズを低減すること。
【解決手段】本発明の半導体集積回路は、機能ブロックと領域部３ｂとを具備している。機能ブロックは、電源［ＶＤＤ］−［ＧＮＤ］間に設けられ、常に動作する。領域部３ｂにおいて、周辺機能ブロック４は、信号線９と電源［ＧＮＤ］との間に設けられ、動作モード又は非動作モードを実行する。電源スイッチＭＰは、電源［ＶＤＤ］と信号線９との間に設けられ、動作モードにおいて電圧ＶＤＤを信号線９に供給し、非動作モードにおいて信号線９への電圧ＶＤＤの供給を遮断する。ＭＯＳトランジスタは、周辺機能ブロック４に設けられ、そのバックゲートに電源［ＶＤＤ］と電源［ＧＮＤ］との一方の電源が接続されていて、非動作モードにおいて、そのゲートに他方の電源が接続され、そのゲートとバックゲート間に寄生容量を発生する。 （もっと読む）

Ｔ−コイル回路網を備える回路設計を生成する方法の１つの実施形態は、インダクタのインダクタンスおよびＴ−コイル回路網の寄生ブリッジ容量を決定するステップ（３０５−３４０）を含み得る。寄生ブリッジ容量は、Ｔ−コイル回路網の出力に結合された負荷の寄生容量に依存する負荷容量基準と比較され得る（３４５，３５５）。Ｔ−コイル回路網の出力に結合された回路設計の静電放電（ＥＳＤ）保護の量、または、Ｔ−コイル回路網のインダクタのパラメータが、寄生ブリッジ容量と負荷容量基準との比較に従って、選択的に調整され得る（３５０，３６０）。インダクタのインダクタンスと、静電放電保護の量と、インダクタの巻線の幅とを特定可能な回路設計が出力され得る（３６５）。
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【課題】スキャンテストにおけるコストを低減することができる半導体集積回路、半導体集積回路設計方法、スキャンテストパタン生成方法及びそのプログラムを提供すること
【解決手段】本発明にかかる半導体集積回路１は、テスト値がスキャンインされ、当該テスト値を組み合わせ回路２０３に出力する制御用スキャンテスト構成回路と、制御用スキャンテスト構成回路にスキャンインされるテスト値が並列的にスキャンインされるとともに、組み合わせ回路２０３が制御用スキャンテスト構成回路から出力されたテスト値に基づいて出力する出力値が入力され、当該出力値をスキャンアウトする観測用スキャンテスト構成回路とを備えたものである。 （もっと読む）

概略を述べると、アンテナダイオードが、少なくとも一部がＴＳＶの周囲の排他的区域内に形成され、金属１層の導電体を介してＴＳＶ（シリコン貫通ビア）に接続されている。それと同時に、ＴＳＶは、排他的区域の外側に位置する１又は複数のトランジスタのゲートポリ又は拡散領域に接続している。 （もっと読む）

【課題】迅速かつ精度よくパルス幅エラーを解消することが可能な半導体装置の製造方法を提供する。
【解決手段】半導体装置の設計工程において、クロック信号の立ち上がり及び立ち下がりの遅延量を別々に調整することでクロック信号のパルス幅を調整するパルス幅調整回路を含む回路ブロックを配置し（ステップＳ２）、パルス幅を検査し（ステップＳ７，Ｓ８）、パルス幅に異常が検出された場合、パルス幅調整回路によりパルス幅を調整する（ステップＳ９）。 （もっと読む）

【課題】電子静電放電保護を有する集積電子回路を設計する方法を提供する。
【解決手段】通常の動作の間の所与のパフォーマンスを有する集積電子回路１を設けるステップを含み、集積電子回路１は、電力供給ライン２と、電力供給ライン２により電力供給され、電子静電放電保護装置５により保護される少なくとも一つの能動装置４とを含み、更に、集積電子回路１上でＥＳＤイベントをシミュレートして、ＥＳＤイベントの間に、寄生ＥＳＤ電流経路が、電力供給ライン２と少なくとも一つの機能装置４との間で形成されるかどうか、及びどこで形成されるかを、決定するステップと、決定された寄生ＥＳＤ電流経路内で、少なくともＥＳＤイベントの一部の間に、この寄生ＥＳＤ電流経路を遮断する回路６を形成するステップとを含む。 （もっと読む）

【課題】ダミービアが配置された半導体集積回路装置において、ダミービアに接続されたダミー配線の存在に起因する、設計容易性の低下や製造コストの増大といった問題を抑える。
【解決手段】半導体集積回路装置は、基板１と、基板１上に形成された３層以上の配線層２ａ〜２ｃとを有する。配線層２ａ，２ｂの間にダミービア１１が形成されており、配線層２ｂにダミービア１１と接続されたダミー配線１２が形成されている。ダミー配線１２は、スタックビア構造２０の配線層２ｂに形成された中間配線２４よりも、面積が小さい。 （もっと読む）

【課題】ディレイテストコントローラや、複数本のDELAY TEST MODE信号線を不要にし、回路の規模を縮小する。
【解決手段】入力値に関わらず出力値の保持及び反転の制御が可能な出力制御スキャンフリップフロップ１において、スキャンフリップフロップ３と、クロック信号に同期して動作し、外部から入力される第１の入力データを記憶する記憶素子２と、記憶素子２の出力信号と、スキャンフリップフロップ３の出力信号とを入力する非排他的論理和回路４と、外部から入力される第２の入力データと、非排他的論理和回路４の出力信号とを入力し、外部からセレクト信号を入力し、出力信号がスキャンフリップフロップ３に入力されるセレクタ５とを備える。 （もっと読む）

【課題】半導体装置の面積を大きくすることなくデカップリング容量を確保する。
【解決手段】機能ブロック１２がＰＭＯＳ領域１４とＮＭＯＳ領域１６とに分割され、ＰＭＯＳ領域１４には複数のＰ型のＭＯＳ−ＦＥＴ１８、ＮＭＯＳ領域１６には複数のＮ型のＭＯＳ−ＦＥＴ２０が配置され、Ｐ型のＭＯＳ−ＦＥＴ１８とＮ型のＭＯＳ−ＦＥＴ２０とがそれぞれ対向して配置されており、Ｐ型のＭＯＳ−ＦＥＴ１８及びＮ型のＭＯＳ−ＦＥＴ２０が配置されていないＰＭＯＳ領域１４の空領域にデカップリング容量としてＰ型のＭＯＳ容量２２を、ＮＭＯＳ領域１６の空領域にＮ型のＭＯＳ容量２４を、空領域の形状に応じた形状で形成して配置する。 （もっと読む）

【課題】レギュレータを使用せずに動作モードに応じた駆動電圧を得ることができる半導体回路及びその半導体回路を使用したＬＳＩテスト方法を提供する。
【解決手段】電源ドメインごとに配置された複数のパワースイッチのイネーブルを個別に制御するイネーブル制御回路を有する。 （もっと読む）

【課題】電源遮断時にそれ以前の情報を保持する低消費電力モードにおいてその復帰を高速にする。その一つに従来のデータ保持型フリップフロップを用いることが考えられるが、そのためにセルを大きくする等の面積オーバーヘッドが生じるのは望ましくない。
【解決手段】電源遮断時のデータ保持のための電源線は一般の電源幹線よりも細い配線にて形成する。望ましくは、データ保持回路の電源を信号線扱いとして、自動配置配線時に配線することである。そのために、セルにはあらかじめ上記データ保持回路用電源のための端子を通常の信号線と同様に設けて設計しておく。［効果］セルに余分な電源線のレイアウトが不要となり省面積化が図られるとともに、既存の自動配置配線ツールにより設計が可能となる。 （もっと読む）

【課題】溝内に配線を埋め込む際に層間絶縁膜の表面に深い凹部が生じるのを防止し得る半導体装置の設計方法等を提供する。
【解決手段】単位面積当たりの配線パターンの周囲長の総和を各々の単位領域毎に算出するステップＳ６と、単位領域内における配線パターンの周囲長の総和が第１の値以上である第１の領域と第２の値以下である第２の領域とを抽出するステップＳ７，Ｓ８と、第１の領域に隣接する第３の領域内に単位面積当たりの周囲長の総和が第３の値である第１のダミーパターンを配置し、第２の領域に隣接する第４の領域内に単位面積当たりの周囲長の総和が第４の値である第２のダミーパターンを配置するステップＳ９，Ｓ１０と、第３の領域と第４の領域との間の第５の領域内に単位面積当たりの周囲長の総和が第３の値より小さく、第４の値より大きい第５の値である第３のダミーパターンを配置するステップＳ１１とを有している。 （もっと読む）

【課題】半導体デバイスの宇宙線中性子に起因する故障に対する耐性を短期間で確保するための宇宙線中性子ソフトエラーの解析する半導体デバイスのソフトエラー率の検証方法を提供する。
【解決手段】ユニーク番号を設定した各セルに対して、セル毎（ごと）にセル個別パラメータを登録し、乱数に基づき中性子による核破砕反応発生座標の計算を行い、生成する２次イオンの核種・エネルギー・進行方向を計算し、セル内のセル種類毎パラメータに含まれる敏感領域情報と計算した２次イオンの核種・エネルギー・飛行方向から、２次イオンの飛跡計算に基づきセル単位での記憶ノード反転エラー発生とＳＥＴパルス発生を計算し、計算したセル単位での記憶ノード反転またはＳＥＴパルスが、半導体デバイス上のロジック回路全体でソフトエラーとして顕在化するかの判定を行い、ソフトエラーとして顕在化した場合に、エラー数としてカウントし、ソフトエラー率を計算する。 （もっと読む）

【課題】 本発明の課題は、半導体集積回路の論理回路をシミュレーションするする装置に関し、特に、ハードウェアとソフトウェアとの協調動作によって論理回路を検証することを目的とする。
【解決手段】 上記課題は、評価回路の論理回路部を表すハードウェアと、前記評価回路の動作モデルとして機能する動作モデル部とを用いてシミュレーションする協調シミュレーション装置であって、前記ハードウェアは、該ハードウェア内部で検出した信号の変化毎に生成した第1番号を、該信号の変化を前記ソフトウェアに通知するデータに付加する第１番号付加手段を有し、前記動作モデル部は、受信した前記データの前記第1番号と、第１期待値とを比較する比較手段として機能することにより達成される。 （もっと読む）

【課題】ロジックセルを配置するためのスペースを十分に確保することのできる、半導体集積回路、半導体集積回路のレイアウト方法、半導体集積回路のレイアウトプログラム、及び半導体集積回路のレイアウト装置を提供する。
【解決手段】自動配置配線ツールにより、ロジックセル、及び前記ロジックセルに接続される信号配線をレイアウトし、ロジックセルレイアウトデータを生成するステップと、前記自動配置配線ツールにより、可変容量セル及び前記可変容量セルの容量を制御する制御配線をレイアウトし、可変容量セルレイアウトデータを生成するステップと、前記ロジックセルレイアウトデータ及び前記可変容量セルレイアウトデータに基づいて、半導体集積回路のレイアウトデータを生成するステップとを具備する。前記可変容量セルレイアウトデータを生成するステップは、前記制御配線を、同一配線層内で単位長あたりの抵抗が前記信号配線のそれと同じになるように、レイアウトするステップを含んでいる。 （もっと読む）

【課題】局所的に高温となる領域の温度を低下させること。
【解決手段】
設計支援装置は、設計対象回路のレイアウトデータ１００内で所定温度以上となる領域１を有する熱解析結果と、当該レイアウトデータ１００内のパスに関する解析結果とを取得する。そして、領域１内に配置されているセルの中から非クリティカルパス上の任意のセルを領域１の温度を低下させる対象セルに決定し、決定結果を出力する。つぎに、決定された対象セルに対して温度を低下させる処理を実施する。対象セルの出力に抵抗素子を接続させる。または、対象セルの配置位置を領域１の外に再配置させるか、対象セルのセルタイプを消費電力値の低いセルタイプに変換する。 （もっと読む）

【課題】半導体集積回路におけるグローバル配線の迂回を解消しながら、回路規模の増大を抑制すること。
【解決手段】ハードマクロ１０は、入力端子ＩＮ＿ＰＳと、出力端子ＯＵＴと、内部回路２０と、セレクタ３０とを備える。内部回路２０は、出力端子ＯＵＴにつながるリピータ２５を有する。また、内部回路２０は、第１モード時には活性化されて上記リピータ２５を通して出力端子ＯＵＴに内部信号を出力し、一方、第２モード時には非活性化される。セレクタ３０は、当該リピータ２５の前段に設けられる。このセレクタ３０は、第１モード時には内部回路２０から受け取る内部信号をリピータ２５に出力する一方、第２モード時には入力端子ＩＮ＿ＰＳに入力される入力信号をリピータ２５に出力するように構成されている。 （もっと読む）

【課題】半導体集積回路の設計ＴＡＴを短縮する。
【解決手段】本発明による半導体集積回路の設計方法は、回路情報２１に基づいてレイアウト対象回路４１、４２の消費電流量２１１を算出するステップと、電源配線２から電源供給可能な領域における単位面積当りの供給可能電流量２１２を算出するステップと、算出された消費電流量２１１に基づき、レイアウト対象回路４１、４２の単位面積当りの消費電流量が、供給可能電流量２１２以上となるように、対象回路のセルサイズ２１３を設定するステップとを具備する。 （もっと読む）

【課題】テスト回路を挿入する際のＴＡＴの増大や反復処理を抑制する。
【解決手段】テストポイント挿入方法は、ネットリストから複数のロジックコーンを抽出する工程と、複数のロジックコーンの各々に示される論理セルの接続関係に基づいて、複数のロジックコーンに対して一の順序を生成する工程と、その順序に従って順に複数のロジックコーンの各々にテストポイントを設定する工程とを備える。 （もっと読む）