【課題】レイアウトデータに含まれる導電層の電圧を正しく設定できるレイアウト検証装置を提供する。
【解決手段】半導体装置のレイアウトデータに含まれる複数の導電層のそれぞれの設計電圧を設定する電圧設定部２０と、設計電圧が設定されたレイアウトデータを、デザインルールに基づいて検証する検証部３０とを具備する。電圧設定部２０は、レイアウトデータに含まれる第１電圧で動作する第１素子７０に対して、第１導電型の第１半導体層７２をＧＮＤ電圧と認識し、第２導電型の第２半導体層７４及び第３半導体層７４を第１電圧と認識する電圧認識部２１と、第１半導体層７２のＧＮＤ電圧が伝播され、第１半導体層７２及び第２半導体層７４に接続する複数の第１導電層９０、９１、９２の設計電圧を、ＧＮＤ電圧に設定するＧＮＤ設定部２２と、複数の第１導電層９０、９１、９２の設計電圧がＧＮＤ電圧に設定された後で、第３半導体層７３の第１電圧が伝播される第２導電層９３の設計電圧を、第１電圧に設定する電源電圧設定部２３とを備える。 （もっと読む）

【課題】アクティブフィーチャの容量カップリングを低減する。
【解決手段】本発明は、研磨ダミーフィーチャパターンの無差別な配置ではなく、研磨ダミーフィーチャパターンの選択的な配置を使用する。トポグラフィ変化の低周波数（数百ミクロン以上）及び高周波数（１０ミクロン以下）の両方が検討された。研磨ダミーフィーチャパターンは半導体デバイス及び半導体デバイスの作製に使用される研磨条件に特に適合されている。集積回路をデザインする場合にはアクティブフィーチャの研磨効果が予測可能である。研磨ダミーフィーチャパターンが例図とに配置された後、局部的な（デバイスの全てではなく一部）レベルにおいて、及びさらに広域的なレベル（全デバイス、デバイスとは、レチクルフィールド、或いはさらにはウェハ全体に対応する）平坦性が検査される。 （もっと読む）

【課題】半導体集積回路の設計初期において、電源制御回路により内部回路の電源の接続及び切断を行った際に発生する電源ノイズの解析を短時間で精度良く行えるようにする。
【解決手段】電源ノイズ解析に係る基本単位回路の解析モデルを作成し、それを半導体集積回路の内部回路の解析モデルとして組み込み、半導体集積回路のレイアウトの前段階で、内部回路への電源供給を制御する複数のスイッチ群を有する電源制御回路を用いた半導体集積回路にて内部回路の電源の接続及び切断を行った際に発生する電源ノイズを算出する。 （もっと読む）

【課題】プリミティブセルの配置以前に配置される電源スイッチの個数を削減し、プリミティブセルの配置時に配線リソースを十分確保することができるようにすること。
【解決手段】半導体集積回路の設計方法は、電源スイッチ又はプリミティブセルを配置するための複数のセルを有する半導体集積回路に対して、複数のセルのうちの電源スイッチを配置できないセルに、優先的にプリミティブセルを配置する工程と、複数のセルのうちのプリミティブセルが配置されなかったセルに電源スイッチを配置する工程と、を含む。 （もっと読む）

【課題】トランジスタ等の電気的特性のばらつきを低減し得る半導体装置の設計方法及び半導体装置の製造方法を提供する。
【解決手段】素子領域の実パターンである複数の第１の実パターンと、ゲート配線の実パターンである複数の第２の実パターンとを配置するステップと、レイアウト領域を複数の分割領域に分割するステップと、レイアウト領域内に、ダミーの素子領域のパターンである複数の第１のダミーパターンと、ダミーのゲート配線のパターンである複数の第２のダミーパターンとを配置するステップであって、分割領域内における第１の実パターン、第２の実パターン、第１のダミーパターン及び第２のダミーパターンの周囲長の総和の、分割領域間におけるばらつきが、所定の範囲内となるように、第１のダミーパターン及び第２のダミーパターンを配置する。 （もっと読む）

【課題】消費電力の増加をできるだけ抑えながら、回路の動作速度を向上させる。
【解決手段】本製造方法では、対象経路上のトランジスタの設計パターン形状の少なくとも一部を特徴づけるパラメータの値により閾値を算出し、算出された閾値と目標閾値との差を算出し、トランジスタの閾値とゲート長との関数関係にしたがって、閾値と目標閾値との差に対応するゲート長の変更量を算出し、対象経路上のトランジスタのゲート長を変更量だけ縮小し、ゲート長が縮小されたトランジスタを含む回路の設計情報から回路が製造される。 （もっと読む）

【課題】半導体集積回路の設計ＴＡＴの増大を防止する。
【解決手段】レイアウト設計装置は、パッケージに起因して半導体チップに加わるパッケージ応力の応力値の分布を示す応力分布データを読み込む応力分布データ読込み手段３と、半導体チップのチップレイアウトデータから素子レイアウトデータを抽出する素子レイアウトデータ獲得手段７と、半導体チップに搭載される各素子について応力値と素子の特性変動の関係を示した検量線データを保持する検量線データ保持部９と、応力分布データ、素子レイアウトデータ及び検量線データに基づいて各素子についてパッケージ応力による素子特性変動を算出する素子特性変動計算手段１１と、素子特性変動を打ち消すように素子レイアウトデータを補正する素子レイアウト補正手段１３と、補正後素子レイアウトデータを用いてチップレイアウトデータを補正するチップレイアウト補正手段と、を備えている。 （もっと読む）

【課題】検査コストや解析コスト、製品コストを低減可能な半導体装置の製造方法を提供する。
【解決手段】例えば、ウエハ検査工程（Ｓ１００３）で、半導体ウエハ上のロジック回路を対象とした電気的検査（ロジック部テスト）（Ｓ１００３ａ）と、メモリ回路を対象とした電気的検査（メモリ部テスト）（Ｓ１００３ｂ）を行い、それぞれの検査結果から得られた故障箇所を複合マップ２４上に重ねて表示する。この複合マップ２４を用いると、例えば、ロジック故障２２とメモリ故障２３が併存して分布する領域を判別でき、この領域に対してメモリ故障２３に対する詳細解析を優先的に行うことで、特にロジック故障２２とメモリ故障２３の故障原因が共通であった場合に効率的な詳細解析を行うことが可能となる。 （もっと読む）

【課題】複数のクロックドメインを用いる半導体集積回路のテスト回路において、ダブルクロックを印加するタイミングを任意に設定することを可能にする。
【解決手段】複数のトリガクロックのうち、被テスト回路の複数のクロックドメインのクロックうちの選択クロックに対応する選択トリガクロックにおいてダブルクロックの抽出トリガを検出するとイネーブル信号を出力するダブルクロック抽出回路と、イネーブル信号をトリガとして選択クロックからダブルクロックを抽出するクロックマスク回路と、ダブルクロックを入力して被テスト回路に対してスキャンテストを実行するスキャンフリップフロップとを備える。ダブルクロック抽出回路と、クロックマスク回路と、スキャンフリップフロップとは、複数のクロックドメインに対応して設けられる。抽出トリガは、複数のクロックドメイン間においてダブルクロックを出力するべきタイミング関係に基づいて選択トリガクロックの各々に設定される。 （もっと読む）

【課題】半導体集積回路において、シールド配線を配置することで配線間のクロストークの影響を削減するとともに、配置したシールド配線の電位を安定化させること。
【解決手段】半導体集積回路の設計方法は、コンピュータが、半導体集積回路の配線パターンにおいて、配置済の信号配線に対して複数のシールド配線を配置する工程と、前記複数のシールド配線のそれぞれを電源配線に接続する工程と、前記複数のシールド配線を相互に接続する工程と、前記複数のシールド配線のうちの電源配線に接続されていないものを除去する工程と、を含む。 （もっと読む）

【課題】半導体集積回路の素子及び配線のレイアウトにおけるガードリングの設計の自由度を高める。
【解決手段】設計装置は、デザインルールを記憶するデザインルール記憶部１１、予め設計されたレイアウトを記憶するレイアウト記憶部１２、デザインルールに適合したガードリング幅を設定幅として設定するガードリング幅設定部２１、レイアウト上にガードリングの形成経路を指定するための経路指定部３２、指定経路に基づいてガードリング形成経路を認識する経路認識部２２、ガードリング形成用のレイヤーリストを記憶するガードリング形成用レイヤー記憶部１３、認識経路の下地レイヤーに応じたガードリング形成用のレイヤーを設定するガードリング形成用レイヤー設定部２３及び認識経路に設定幅で設定レイヤーを反映させてガードリングを生成するガードリング生成部２４を備えている。 （もっと読む）

【課題】 本発明の課題は、複数段の電源スイッチを段階的にオンすることによって内部回路に電源供給する半導体装置において、電源供給開始から起動可能となるまでの復帰時間を短縮することを目的とする。
【解決手段】 上記課題は、複数段の電源スイッチを段階的にオンすることによって内部回路に電源供給する電源供給回路を解析する解析装置であって、前段までの電源スイッチをオン状態とし、オンすることによって発生する許容ノイズ量を超えない最大電源ノイズ量となる電源スイッチサイズを次段の電源スイッチとして決定する電源スイッチサイズ決定手段と、前記次段の電源スイッチサイズによる電源ノイズが前記オンされてから収束判定量以下となるまでの時間をオン時間間隔として決定するオン時間間隔決定手段とにより達成される。 （もっと読む）

【課題】従来に比べて検証期間を短縮できる半導体集積回路設計方法を提供すること。
【解決手段】処理（ＳＴ１）では、半導体集積回路の設計仕様３１に対してハードウェア記述言語を用いてＲＴＬ（Ｒｅｇｉｓｔｏｒ Ｔｒａｎｓｆｅｒ Ｌｅｖｅｌ）で記述され、複数のレジスタを表すＲＴＬデータ３２を生成する。処理（ＳＴ２）では、検証用のデータの事象３４に従って、ＲＴＬデータ３２における複数のレジスタのうちのスキャン対象レジスタ群と、端子情報３５（ＳＩ、ＳＯ、ＭＤ）とを用いて、シフトレジスタ構成（ＳＩ、ＳＯ、ＭＤ）となるようにスキャン対象レジスタ群が接続された仮想スキャンチェーンを生成する。処理（ＳＴ３）では、検証用のテストパターン３３及び事象３４に従って、仮想スキャンチェーンに対するシミュレーションを実行する。その実行結果に問題がある場合（ＳＴ４−ＮＧ）、処理（ＳＴ１）を再度実行する。 （もっと読む）

【課題】
組込み自己試験法によるテスト機構を備えた半導体集積回路において、診断テストパターン数を増加させずに故障検出率を向上させることができるプログラムを提供する。
【解決手段】
診断テストパターンとして発生した擬似乱数の各々で新たに検出される故障数が０又は、所定の基準値以下であるかを判定するステップと、テストグループに割り当てられた診断テストパターン発生回数の最後で発生した擬似乱数で新たに検出される故障数が任意の基準値以上であるかを判定するステップとから、パス数比でテストグループに割り当てられた診断テストパターン数を、故障の検出のし易さ（難易度）に応じて再配分することで診断テストパターン数を最適化し、故障検出率を向上させる。 （もっと読む）

【課題】異電源ドメイン間におけるタイミング収束性が改善された回路設計を容易に行うことができる多電源集積回路設計装置の提供。
【解決手段】回路構成情報および電源構成情報に基づいて、異電源ドメインと接続するデータパスに対し、最初および最後に接続される同期式フリップフロップである境界ＦＦの少なくともいずれかを抽出して、境界ＦＦデータとして出力する境界ＦＦ抽出部と、回路構成情報および境界ＦＦデータに基づいて、境界ＦＦに接続されたクロックラインに配されたバッファを抽出し、入力を分岐させて当該分岐を入力とする新たなバッファを追加するバッファ追加部と、境界ＦＦが新たなバッファに接続されるようにクロックラインを繋ぎ換えるように、回路構成情報を変更して、変更された回路構成情報のデータを出力するクロックライン再構成部と、を有する多電源集積回路設計装置。 （もっと読む）

【課題】リングゲート型ＭＯＳトランジスタ間の領域だけでなく、リング内の領域においてもディッシング現象の発生を抑止する。
【解決手段】半導体装置１は、基板１０と、基板１０上に形成されたリング形状のゲート電極２１を有するトランジスタ２０ｂと、ゲート電極２１の外側に配置され、ゲート電極２１と同層に設けられる複数の外部ダミーパターン４０と、ゲート電極２１の内側に配置され、ゲート電極２１と同層に設けられる少なくとも１つの内部ダミーパターン４１とを備える。 （もっと読む）

【課題】従来技術の半導体集積回路では、タイミング調整に工数がかかるという問題があった。
【解決手段】本発明にかかる半導体集積回路は、外部メモリと接続される複数の信号線に対応して個別に設けられ前記対応する信号線のタイミングを決定する回路ブロックをマクロ化した論理セル群１１〜１５と、論理セル群１１〜１５のそれぞれに対応して設けられたＩＯバッファ２１〜２６と、を有する。そして、論理セル群１１〜１５と対応するＩＯバッファ２１〜２６とを結合する配線のそれぞれが略同じ長さを有することを特徴とする。 （もっと読む）

【課題】ハードマクロのレイアウト設計時に空き領域を削減して、ハードマクロのサイズを小さくすること。
【解決手段】半導体集積回路のハードマクロのレイアウト設計方法において、コンピュータが、中継用セルを配置する領域を規定するとともに該中継用セルが有する入出力端子に相当する箇所を配線禁止領域として含むレイアウトセルをハードマクロ上に配置する工程と、前記ハードマクロを構成する機能ブロックを配置する工程と、前記配線禁止領域を回避しつつ前記機能ブロックに対する配線を配置する工程と、を含む。 （もっと読む）

【課題】消費電力を低減し、誤動作を防止することができるフリップフロップ回路を設計するための設計装置を提供することを課題とする。
【解決手段】第１の入力信号、第１のイネーブル信号及び第１のクロック信号を入力する第１のフリップフロップ回路の第１の設計データに対して、第１のクロック信号の周波数の２倍以上の周波数のクロック信号で第１の静的タイミング解析を行う第１の静的タイミング解析部（Ｓ１１）と、第１の静的タイミング解析の結果が合格の場合には、第１の設計データを入力し、第１のフリップフロップ回路を第２のフリップフロップ回路に変換した第２の設計データを生成する第１の変換部（Ｓ１３）とを有し、第１のフリップフロップ回路はクロックゲーティング回路を有さず、第２のフリップフロップ回路はクロックゲーティング回路を有する設計装置が提供される。 （もっと読む）

【課題】トリプルウェル領域の配置に起因するレイアウト面積の増加量を低減できるスタンダードセルを提供する。
【解決手段】回路機能をもつトリプルウェル用機能セルＴＷＦ１（Ａ）で、Ｐウェル領域５に対するＤＮＷ領域７のはみ出し領域は、Ｎウェル領域３とＰウェル領域５の間でセル枠の第２辺１ｂから第４辺１ｄにわたって配置されている。回路機能をもたない第１トリプルウェル用セルＴＷ１−Ｌ（Ｂ）で、ウェル領域５ａに対するＤＮＷ領域７のはみ出し領域はセル枠の第２辺１ｂから第３辺１ｃにわたってＬ字型に配置されている。回路機能をもたない第１トリプルウェル用セルＴＷ１−Ｒ（Ｃ）で、ウェル領域５ｂに対するＤＮＷ領域７のはみ出し領域はセル枠の第３辺１ｃから第３辺１ｄにわたってＬ字型に配置されている。半導体集積回路のレイアウトで、セルＴＷＦ１，ＴＷ１−Ｌ，ＴＷ１−ＲはＤＮＷ領域７のはみ出し領域が環状になるように配列される。 （もっと読む）