ノイズ解析装置及びノイズ解析方法
【課題】半導体集積回路の設計初期において、電源制御回路により内部回路の電源の接続及び切断を行った際に発生する電源ノイズの解析を短時間で精度良く行えるようにする。
【解決手段】電源ノイズ解析に係る基本単位回路の解析モデルを作成し、それを半導体集積回路の内部回路の解析モデルとして組み込み、半導体集積回路のレイアウトの前段階で、内部回路への電源供給を制御する複数のスイッチ群を有する電源制御回路を用いた半導体集積回路にて内部回路の電源の接続及び切断を行った際に発生する電源ノイズを算出する。
【解決手段】電源ノイズ解析に係る基本単位回路の解析モデルを作成し、それを半導体集積回路の内部回路の解析モデルとして組み込み、半導体集積回路のレイアウトの前段階で、内部回路への電源供給を制御する複数のスイッチ群を有する電源制御回路を用いた半導体集積回路にて内部回路の電源の接続及び切断を行った際に発生する電源ノイズを算出する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路内の電源に発生する電源ノイズを解析するノイズ解析装置及びノイズ解析方法に関する。
【背景技術】
【０００２】
従来、半導体集積回路内の電源は、半導体集積回路の動作開始時に電源を投入すると、動作時・非動作時にかかわらず常に一定電圧の電源を供給することを前提としていた。一方、近年半導体集積回路を構成するトランジスタの微細化が進むにつれて、電源投入した後の半導体集積回路の非動作時の消費電流量が増加する傾向が顕著になってきた。このため、半導体集積回路が動作していない時の消費電力を抑制するために電源制御回路を半導体集積回路内に作製することが必要とされている。
【０００３】
しかし、電源投入時に電源供給源であるＰＣＢ（Print Circuit Board）から半導体集積回路に、従来半導体集積回路が動作している時には想定していない量の電流が流れ込むことが明らかになってきた。そして、半導体集積回路の電源投入時に流れ込む電流に起因し、従来において一定電圧の電源を供給していた半導体集積回路内の電源配線上に電源ノイズが発生する。半導体集積回路内で動作中の回路が、この電源ノイズにより誤動作するといった問題がある。
【０００４】
複数の電源スイッチを有するパワーゲーティング回路が搭載された半導体集積回路で、電源スイッチのＯＮタイミングを最適化して電源ノイズの抑制を図る技術が提案されている（例えば、特許文献１参照。）。また、動作マージンを確保しつつ、低消費電力化を実現する半導体集積回路の回路接続検証方法が提案されている（例えば、特許文献２参照。）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−６５７３２号公報
【特許文献２】特開２００４−２４１１０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
電源制御回路を有する半導体集積回路の構成と電源ノイズの発生状態について、図１を参照し説明する。図１（Ａ）に示す半導体集積回路において、ボード（ＢＯＡＲＤ）の電源部ＰＷ１から供給される電力は、パッケージ（ＰＫＧ）のインダクタンスＬ１、抵抗Ｒ１を介して電源電位及びインダクタンスＬ２、抵抗Ｒ２を介して接地電位がそれぞれ、内部回路が構成されるダイ（ＤＩＥ）へと印加される。電源電位及び接地電位は、抵抗Ｒ３及びＲ４の各々によって所定のＶＤＤ電源及びＶＳＳ電源となり内部回路へ供給される。
【０００７】
ＤＩＥ上の内部回路は同時に電源オン・オフされるパワードメインＰＤ１で構成され、パワードメインＰＤ１に低消費電力制御が行われる。さらに、ＤＩＥには、内部回路がレイアウトされるパワードメインＰＤ１が動作時には電源供給をオンし、動作しない時にはオフする複数のパワースイッチ群ＰＳＷＧ１、ＰＳＷＧ２、・・・、ＰＳＷＧｎを有する。パワースイッチ群ＰＳＷＧ１、ＰＳＷＧ２、・・・、ＰＳＷＧｎの各々は、１以上のパワースイッチ（ＰＳＷ）を有しており、パワースイッチを制御するパワースイッチ（ＰＳＷ）制御回路ＰＳＷＣ１からの制御信号に応じて、パワースイッチ群毎にオン・オフされる。ＰＳＷ制御回路ＰＳＷＣ１からの制御信号は、ＰＳＷ駆動バッファＢＦ１、ＢＦ２、・・・、ＢＦｎを介して、各パワースイッチ群ＰＳＷＧ１、ＰＳＷＧ２、・・・、ＰＳＷＧｎのパワースイッチに供給される。
【０００８】
パワースイッチ群ＰＳＷＧ１、ＰＳＷＧ２、・・・、ＰＳＷＧｎ、ＰＳＷ制御回路ＰＳＷＣ１、及びＰＳＷ駆動バッファＢＦ１、ＢＦ２、・・・、ＢＦｎによって、内部回路に対するパワーゲーティング（Power Gating）を行う電源制御回路が構成される。電源制御回路によって、内部回路のパワードメインＰＤ１にはＶＤＤＰＤ電源が供給される。
【０００９】
このように設計された半導体集積回路を論理解析する際には、電源部ＰＷ１から供給される電源を理想電源とし、内部回路へ供給されるＶＤＤＰＤ電源を仮想電源としてシミュレーションされる。
【００１０】
パワースイッチ群ＰＳＷＧ１、ＰＳＷＧ２、・・・、ＰＳＷＧｎのパワースイッチのオン・オフは、このパワーゲーティングによる電源ノイズを発生させ、内部回路への流入電流が生じる。図１（Ｂ）に示すグラフは、パワースイッチがオンとなった際の時間Ｔの経過に応じた電源ノイズ量［ｍＶ］とＶＤＤＰＤ電源電圧［Ｖ］の状態を表しており、ＬＮ１１がＶＤＤＰＤ電源電圧を示し、ＬＮ１２が電源ノイズを示している。パワースイッチがオンされることによってＶＤＤＰＤ電源電圧が所定電圧まで上昇するまでのある時刻ｔで急激にＶＤＤ−ＶＳＳ電源間に発生する電源ノイズ量がピークとなっていることを示している。このグラフに示されるようなＶＤＤＰＤ電源電圧の波形や電源ノイズ量の波形は、論理回路の設計がほぼ完了したようなレイアウトデータを用いた解析により得られる波形である。
【００１１】
しかし、レイアウトデータを元に電源ノイズの解析モデルを作成するため、電源ノイズを解析し算出した電源ノイズ量が半導体集積回路内の内部回路の誤動作もしくは性能劣化を発生させることが判明した場合に、電源ノイズを抑制しようとしても元のレイアウトを大幅に修正することは難しく、電源ノイズを抑制する修正手法は限られ、効果的に抑制できないという課題があった。また、レイアウトデータを元に電源回路網や内部回路の回路モデルを抽出し、解析モデルを作成するには、非常に大きなサイズのデータを入力しなければならず、解析モデルの作成や計算機による解析に多大な時間を要する。そのため、実際の設計では電源制御回路を用い半導体集積回路内の内部回路の電源接続・切断する際の半導体集積回路内に発生する電源ノイズを検討することが困難であった。
【００１２】
前述のような従来の解析手法では、半導体集積回路の内部回路の電源接続時に発生する電源ノイズを見積もる前に、大規模な半導体集積回路の電源配線モデルと詳細な回路動作モデルを作成する必要があった。このため、半導体集積回路内の内部回路に対して内部回路の電源接続・切断時に半導体集積回路内に発生する電源ノイズを見積もることは、実際の半導体集積回路設計では困難である。
【００１３】
実際の半導体集積回路では電源接続する内部回路以外にもＶＤＤ電源を共有して動作する他の内部回路が存在する。このため、内部回路が電源接続した際に電源ノイズが発生すると、その電源ノイズは電源を共有する他の内部回路を誤動作させたり、性能劣化させたりする原因となる場合がある。また、半導体集積回路の電源配線上に発生する電源ノイズには、電源接続時に発生する電源ノイズ以外にも、内部回路動作時に発生する電源ノイズやＳＳＯ電源ノイズに代表される半導体集積回路の入出力回路（ＩＯ回路）動作時の電源ノイズがあり、電源ノイズの影響を避けられない状況がある。
このため電源接続時に発生する電源ノイズを考慮し、各内部回路の設計することは重要である。
【課題を解決するための手段】
【００１４】
本発明の一観点によれば、電源ノイズ解析に係る基本単位回路の解析モデルを作成する解析モデル作成手段と、半導体集積回路のレイアウトの前段階で、電源制御回路を用いた半導体集積回路にて内部回路の電源の接続及び切断を行った際に発生する電源ノイズを算出する電源ノイズ算出部とを有するノイズ解析装置が提供される。電源制御回路は内部回路への電源供給を制御する複数のスイッチ群を有する。また、電源ノイズ算出部は、解析モデル作成部で作成した基本単位回路を半導体集積回路の内部回路の解析モデルとして組み込み電源ノイズを算出する。
【発明の効果】
【００１５】
半導体集積回路の設計初期において、電源制御回路により内部回路の電源の接続及び切断を行った際に発生する電源ノイズ量を短時間で精度良く見積もることができる。
【図面の簡単な説明】
【００１６】
【図１】電源制御回路を有する半導体集積回路の構成及び電源ノイズを説明するための図である。
【図２】解析モデルの一例を示す図である。
【図３】解析モデルの他の例を示す図である。
【図４】内部回路の電流経路と電圧波形の関係を説明するための図である。
【図５】電源ノイズを解析するための解析モデルの一例を示す図である。
【図６】電源ノイズを解析するための解析モデルの他の例を示す図である。
【図７】内部回路の基本段数見積もり方法を説明するための図である。
【図８】本実施形態によるノイズ解析装置での電源ノイズ量の評価フローを示す図である。
【図９】本実施形態における電源ノイズ量評価での出力を説明するための図である。
【図１０】本発明の実施形態によるノイズ解析装置を実現可能なコンピュータの構成例を示す図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施形態を図面に基づいて説明する。
【００１８】
本実施形態によるノイズ解析装置は、例えば内部回路の待機時消費電力を抑制するための電源制御回路を用い半導体集積回路内の内部回路の電源接続・切断を行った際に半導体集積回路内に発生する電源ノイズを高精度かつ短時間で解析するノイズ解析装置である。
【００１９】
まず、内部回路の待機時消費電力を抑制する電源制御回路を有する半導体集積回路内の電源接続・切断を行った際に半導体集積回路内に発生する電源ノイズを解析するための解析モデルの一例について説明する。前述した図１（Ａ）に示すような半導体集積回路を設計するものとする。図１（Ａ）に示す内部回路の解析モデルでは、内部回路の電源配線抵抗をモデル化し、その電源配線抵抗のモデルから内部回路のトランジスタモデルを使用した回路モデルをモデル化する。そして、電源配線間に挿入される電源安定化容量（デカップリングセル容量）及びＳｉ基板上での電源間寄生容量などの容量成分をモデル化する。
【００２０】
図２は、解析モデルの一例を示す図である。図２において、図１に示した構成要素と同一の構成要素には同一の符号を付している。図２（Ａ）では、図１（Ａ）に示す半導体集積回路において内部回路を電源安定化容量Ｃ１でモデル化して内部回路として設計された半導体集積回路が示される。図２（Ａ）に示す半導体集積回路の他構成部は、図１（Ａ）に示した半導体集積回路と同様に、ボード（ＢＯＡＲＤ）の電源部ＰＷ１から供給される電力は、パッケージ（ＰＫＧ）のインダクタンスＬ１、抵抗Ｒ１を介して電源電位及びインダクタンスＬ２、抵抗Ｒ２を介して接地電位がそれぞれ、内部回路が構成されるダイ（ＤＩＥ）へと印加される。電源電位及び接地電位は、抵抗Ｒ３及びＲ４の各々によって所定のＶＤＤ電源及びＶＳＳ電源となり内部回路へ供給される。複数のパワースイッチ（ＰＳＷ）群ＰＳＷＧ１、ＰＳＷＧ２、・・・、ＰＳＷＧｎと、ＰＳＷ制御回路ＰＳＷＣ１と、ＰＳＷ駆動バッファＢＦ１、ＢＦ２、・・・、ＢＦｎとによって、内部回路に対するパワーゲーティング（Power Gating）を行う電源制御回路が構成される。ここで、半導体集積回路内の回路において、同じＶＤＤ電源とＶＳＳ電源を使用する回路毎に分別して、それぞれ一つの内部回路とする。
【００２１】
そして、分別した各内部回路別に電源ノイズの解析モデルを作成する。作成する解析モデルでは、半導体集積回路を実装するＰＣＢボードから理想的な電源が供給されることを想定し、半導体集積回路のパッケージ上の電源配線による抵抗・インダクタンス・容量等をモデル化する。ＰＣＢボードから理想的な電源が供給されない場合には、ＰＣＢボード上の配線抵抗・インダクタンス・容量もモデル化する。
【００２２】
また、パッケージから半導体集積回路のＤＩＥ上の電源配線による抵抗・インダクタンス・容量をモデル化し、これらに半導体集積回路内の電源制御回路であるパワースイッチをモデル化し内部回路に直結する電源配線（ＶＤＤＰＤ電源配線）に接続する。パワースイッチの接続箇所に関して、電源制御回路が有するパワースイッチの特性により、ＶＤＤ電源側もしくはＶＳＳ電源側に接続する場合がある。解析モデルでは、パワースイッチの接続箇所に則して作成するようにすることで、必要な電源ノイズ量を解析できる。
【００２３】
内部回路については、電源配線間に挿入される電源安定化容量（デカップリングセル容量）に基づく電源安定化容量Ｃ１でモデル化する。
【００２４】
内部回路を電源安定化容量のみでモデル化した半導体集積回路の解析モデルを用いて、電源ノイズ量及びＶＤＤＰＤ電源電圧をシミュレーションすると、例えば、図２（Ｂ）のようなグラフ結果を得る。図２（Ｂ）に示すグラフでは、シミュレーションによってパワースイッチがオンとなった際の時間Ｔの経過に応じた電源ノイズ量［ｍＶ］とＶＤＤＰＤ電源電圧［Ｖ］の状態を示す。図２（Ｂ）中、実際に作成した半導体集積回路をテスタで測定した場合等に得られる電源ノイズ量は実電源ノイズ量ＬＮ２２で示される。また、解析モデルを用いたシミュレーションによって得られる電源ノイズ量は電源ノイズ量ＬＮ２３で示され、ＶＤＤＰＤ電源電圧はＬＮ２１で示される。電源安定化容量のみでモデル化した解析モデルでは、ＶＤＤＰＤ電源電圧ＬＮ２１の立ち上がり時間を高い精度で解析できる一方、実電源ノイズ量ＬＮ２２が最大となる時刻ｔにおける電源ノイズ量ＬＮ２３を高い精度で解析するのが難しいことが分かる。つまり、電源安定化容量のみでモデル化した解析モデルでは、内部回路が動作時に発生するノイズを現せない。
【００２５】
次に、電源安定化容量に加え、内部回路の電源間に存在するトランジスタの電源間容量を含めてモデル化した解析モデルについて図３を参照し説明する。図３は、解析モデルの他の例を示す図である。図３において、図１及び図２に示した構成要素と同一の構成要素には同一の符号を付している。図３（Ａ）に示す半導体集積回路の構成は、図２（Ａ）の半導体集積回路の構成と同様であり、前述したように解析モデルが作成される。図３（Ａ）に示す半導体集積回路では、内部回路を図３（Ａ）に示した電源安定化容量に加えて内部回路の電源間に存在するトランジスタの電源間容量を含めた容量Ｃ２によってモデル化して内部回路として示される。
【００２６】
図３（Ａ）に示すような半導体集積回路の解析モデルを用いて、電源ノイズ量及びＶＤＤＰＤ電源電圧をシミュレーションすると、例えば、図３（Ｂ）のようなグラフ結果を得る。図３（Ｂ）に示すグラフでは、シミュレーションによってパワースイッチがオンとなった際の時間Ｔの経過に応じた電源ノイズ量［ｍＶ］とＶＤＤＰＤ電源電圧［Ｖ］の状態を示す。図３（Ｂ）中、実際に作成した半導体集積回路をテスタで測定した場合等に得られる電源ノイズ量は実電源ノイズ量ＬＮ３３で示され、ＶＤＤＰＤ電源電圧はＬＮ３１で示される。また、解析モデルを用いたシミュレーションによって得られる電源ノイズ量は電源ノイズ量ＬＮ３４で示され、ＶＤＤＰＤ電源電圧はＬＮ３２で示される。
【００２７】
図３（Ａ）に示した解析モデルでは、電源ノイズ量の時刻ｔでの最大値を正しく解析可能である一方、内部回路の電源間に挿入する容量によって内部回路のＶＤＤＰＤ電源電圧ＬＮ３２の立ち上がり時間を高い精度で解析するのが難しいことが分かる。これは、内部回路の電源間に存在するトランジスタの電源間容量や信号配線の負荷容量を一つの容量素子としてモデル化した場合においても同様である。
【００２８】
本実施形態を以下に説明する。電源制御回路を用いて半導体集積回路の内部回路の電源接続・切断を行った際に、電源に発生する電源ノイズを解析するには、内部回路の電源立ち上げ時における流入電流を精度良く解析する必要がある。内部回路の流入電流は、図４（Ａ）に示すように、経路ＣＰ１、ＣＰ２、ＣＰ３を流れる電流があり、時間とともに変化する。本実施形態では、内部回路の電源を昇圧する際に、内部回路の電源に流れ込む電流量を精度良く解析することが可能な基本単位回路を解析モデル化する。ここでは、図４（Ｂ）に示すように基本単位回路にインバータ回路を用いた場合を一例として説明する。
【００２９】
内部回路の電源（ＶＤＤＰＤ電源とする）が昇圧する前、仮に内部回路の入力信号はＶＳＳ電源側に固定されているとして、内部回路の電流経路と電圧波形について図４を参照し説明する。図４は、内部回路の電流経路と電圧波形の関係を説明するための図である。図４（Ｂ）に、インバータＩＮＶ１及びインバータＩＮＶ２でモデル化した内部回路を示す。図４（Ｃ）では、インバータＩＮＶ１の出力端子ノードＡとインバータＩＮＶ２の出力端子ノードＢとによる内部回路のＶＤＤＰＤ電源の電圧波形ＬＮ４３が、時間Ｔの経過に応じて示される。
【００３０】
内部回路のＶＤＤＰＤ電源の昇圧時、図４（Ｃ）に示すように、期間（ａ）の初期は、例えばインバータＩＮＶ１の出力端子ノードＡに現われる出力信号は、インバータＩＮＶ１が出力負荷を駆動できる駆動能力をもたないためＶＤＤＰＤ電源とＶＳＳ電源の中間電位を出力する。
【００３１】
その後、ＶＤＤＰＤ電源が、インバータＩＮＶ１が回路動作可能な電圧値に昇圧すると期間（ｂ）においてノードＡはインバータＩＮＶ１によりＶＤＤＰＤ電源の電圧値まで昇圧される（ノードＡの電圧波形ＬＮ４１）。このとき内部回路の電源からは経路ＣＰ１に示す経路で内部回路へ電流が流入する。
【００３２】
次に、ノードＡがＶＤＤＰＤ電源の電圧に昇圧し始めて間もなく最初に動作したインバータＩＮＶ１の次段の回路インバータＩＮＶ２が動作し始める。このインバータＩＮＶ２が動作し始めた初期の時間帯において、内部回路のＶＤＤＰＤ電源とＶＳＳ電源間をインバータＩＮＶ２を介して貫通する貫通電流が経路ＣＰ２に示す経路で比較的多く流れる。
【００３３】
次に、インバータＩＮＶ２がＶＤＤＰＤ電源とＶＳＳ電源の中間電位にあるノードＢをＶＳＳ電源の電圧値まで降圧する。このとき内部回路の電源へ経路ＣＰ３に示す経路で内部回路へ電流が流出する。その後、インバータＩＮＶ２がノードＢをＶＳＳ電源の電圧値まで降圧した後には、前述の経路ＣＰ２を流れる貫通電流はほとんど流れなくなる（ノードＢの電圧波形ＬＮ４２）。
【００３４】
このように内部回路のＶＤＤＰＤ電源が昇圧時に経路ＣＰ１、ＣＰ２、及びＣＰ３を流れる電流が発生する。これらの電流が電源ノイズを発生させる原因になっている。したがって、解析モデルの内部回路の部分に対して、設計する論理回路の回路規模に相当する基本単位回路群を挿入することによって、半導体集積回路の内部回路の電源に流れ込む電流を高い精度で解析し電源ノイズを検証することができる。
【００３５】
電源制御回路を用いて内部回路の電源接続・切断を行った際に、電源に発生する電源ノイズを解析する本実施形態における解析モデルについて説明する。
【００３６】
図５は、本実施形態における電源ノイズを解析するための解析モデルの一例を示す図である。図５に示した例では、半導体集積回路の外部に接続する電源からパワースイッチを介して内部回路に接続する電源構造を再現した解析モデルにおいて、解析モデルの内部回路部に設計する論理回路の回路規模に相当するインバータ回路群をモデル化している。
【００３７】
図５に示す例では、図１（Ａ）に示す半導体集積回路において内部回路を図５（Ｂ）に示すようなインバータ回路群を用いた基本単位回路でモデル化したパワードメインＰＤ５を含む内部回路として論理設計された半導体集積回路が示される。半導体集積回路の他構成部は図２（Ａ）と同様であるので、その説明を省略する。
【００３８】
図５（Ｂ）に例示した解析モデルの基本単位回路としてのインバータ回路群は、１０個のインバータ５１〜６０を縦属接続したものであり、５ゲート分に相当する。インバータ回路群の入力信号として、初段のインバータ５１にはＶＳＳ電源と同電位の入力信号が入力される。
【００３９】
解析する内部回路の回路規模が大きく、解析モデルの回路規模が大きくなって解析時間が長くなる場合には、一定規模のインバータ回路群を作成する。そして、作成したインバータ回路群を基本単位回路として複数作成することで、設計する論理回路の回路規模に相当する解析モデルを作成することができる。例えば、実際のシミュレーションでは、図５（Ｂ）に例示したような基本単位回路を回路規模に応じた数使用してシミュレーションを行う。これにより、解析モデルの動作を解析するシミュレータは、一つの基本単位回路のインバータ回路群を詳細に解析するだけで、解析モデル内の複数のインバータ回路群を同時に電源接続した時の電源に発生する電源ノイズを短時間で解析することが可能になる。例えば回路規模が１万ゲート分に相当する場合、例えば、５ゲート分の基本単位回路でシミュレーションした結果を２０００倍すればよい。
【００４０】
図６は、本実施形態における電源ノイズを解析するための解析モデルの他の例を示す図である。図６に示した例では、半導体集積回路の外部に接続する電源からパワースイッチを介して内部回路に接続する電源構造を再現した解析モデルにおいて、解析モデルの内部回路部に設計する論理回路の回路規模に相当するＮＡＮＤ（否定論理積演算）回路群をモデル化している。
【００４１】
図６に示す例では、図１（Ａ）に示す半導体集積回路において内部回路を図６（Ｂ）に示すようなＮＡＮＤ回路群を用いた基本単位回路でモデル化したパワードメインＰＤ６を含む内部回路として論理設計された半導体集積回路が示される。半導体集積回路の他構成部は図２（Ａ）と同様であるので、その説明を省略する。
【００４２】
図６（Ｂ）に例示した解析モデルの基本単位回路としてのＮＡＮＤ回路群は、１０個のＮＡＮＤ回路６１〜７０を縦属接続したものであり、１０ゲート分に相当する。ＮＡＮＤ回路６１〜７０の入力信号として、初段のＮＡＮＤ回路６１には２入力ともＶＳＳ電源と同電位の入力信号が入力される。また、ＮＡＮＤ回路６２、６４、６６、６８、７０には、一方の入力に前段のＮＡＮＤ回路の出力が入力され、他方の入力にＶＤＤＰＤ電源と同電位の信号が入力される。また、ＮＡＮＤ回路６３、６５、６７、６９には、一方の入力に前段のＮＡＮＤ回路の出力が入力され、他方の入力にＶＳＳ電源と同電位の信号が入力される。
【００４３】
前述した例と同様に、解析する内部回路の回路規模が大きく、解析モデルの回路規模が大きくなって解析時間が長くなる場合には、一定規模のＮＡＮＤ回路群を作成する。そして、作成したＮＡＮＤ回路群を基本単位回路として複数作成することで、設計する論理回路の回路規模に相当する解析モデルを作成することができる。例えば、実際のシミュレーションでは、図６（Ｂ）に例示したような基本単位回路を回路規模に応じた数使用してシミュレーションを行う。これにより、解析モデルの動作を解析するシミュレータは、一つの基本単位回路のインバータ回路群を詳細に解析するだけで、解析モデル内の複数のインバータ回路群を同時に電源接続した時の電源に発生する電源ノイズを短時間で解析することが可能になる。例えば回路規模が１万ゲート分に相当する場合、例えば、１０ゲート分の基本単位回路でシミュレーションした結果を１０００倍すればよい。
【００４４】
なお、基本単位回路は、一例であって前述したインバータ回路群やＮＡＮＤ回路群に限られるものではなく、例えばバッファ回路を用いて構成したようなものであっても良い。また、基本単位回路は、平均的な論理(ロジック)回路の段数分あればよい。図７（Ａ）に示すように、論理回路の平均の段数は入力データが出力されるフリップフロップ（ＦＦ）回路から次段のフリップフロップ回路の間の段数となる。フリップフロップ回路間の信号は、設計する半導体集積回路の動作周波数で決まるクロックサイクル時間内に伝搬する。したがって、半導体集積回路の動作周波数をｆ［Ｈｚ］、基本単位回路を構成するインバータ回路やＮＡＮＤ回路の１個あたりのゲート遅延をｐ［ｓ］とすると、必要な段数ＮはＮ＝１／（ｆ・ｐ）となる。また、あるプロセステクノロジで決まった段数から、別プロセステクノロジで使用する段数を求めることも可能である。ここで基本単位回路を構成するインバータ回路やＮＡＮＤ回路の１個あたりのゲート遅延の変換係数がκであるとすると、ゲート遅延はκ・ｐ［ｓ］となることから、求める段数はＮ＝１／（ｆ・κｐ）となる。また、フリップフロップ回路がない場合は、図７（Ｂ）に示すように内部回路の入力端子から出力端子までの論理回路の段数とすれば良い。
【００４５】
前述した解析モデルを用いることにより、内部回路のＶＤＤＰＤ電源を昇圧時に発生する電源ノイズ量の最大値のみでなく、電源ノイズ波形についても解析できる。その結果、内部回路の電源の昇圧時間も高い精度で解析できる。また論理回路の回路規模はレイアウト前後で大幅に変更されることがないため、レイアウト前の設計初期でも電源ノイズを精度良く解析できる。加えて、内部回路の電源を切断する際にも、内部回路の電源に流れ込む電流が減少する電流量について、電源を接続する場合の解析と同様に精度良く解析を行うことができる。
【００４６】
図８は、本実施形態によるノイズ解析装置での電源ノイズ量の評価フローを示す図である。図８において、図１０に示すようなコンピュータ装置であるノイズ解析装置は、設計者がパワースイッチ（ＰＳＷ）セルの駆動段数情報８１、ＰＳＷ駆動バッファセル種情報８２、ＰＳＷセル種情報８３、内部回路にある電源間容量値情報８４、ＰＫＧにおける電源配線の抵抗値（Ｒ）とインダクタンス値（Ｌ）との情報８５を入力する。さらに、予め見積もった内部回路の消費電流量情報８６と回路規模情報８７、内部回路の動作周波数情報８８を入力する。これらの情報を基に、ノイズ解析装置は、設計する半導体集積回路の全体解析モデルを作成する（Ｓ１）。これは前述の基本単位回路を用いた解析シミュレータ用の全体解析ネットリストである。
【００４７】
そして、ノイズ解析装置は、作成した全体解析モデルを用いてパワーゲーティングによる回路動作時の解析を行う（Ｓ２）。例えば、ＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）などの回路シミュレータを用いて解析する。
【００４８】
解析結果として、図９に示すような、各パワースイッチ群がオンした（導通状態となった）時の電源ノイズ量情報８９とＶＤＤＰＤ電源電圧の立ち上がり時間情報９０が出力される。図９に示すような、電源ノイズＶｎｏｉｓｅ＿ｍａｘ（ＰＳＷｎ）とＶＤＤＰＤ電源電圧の立ち上がり時間ｔPSWnが出力される。なお、図９（Ｂ）に示すように電源ノイズＶｎｏｉｓｅ＿ｍａｘ（ＰＳＷｎ）とＶＤＤＰＤ電源電圧の立ち上がり時間ｔPSWnが出力されたとき、Ｖｎｏｉｓｅ＿ｍａｘ（ＰＳＷｎ）の最大値を電源ノイズの見積もり値として、ｔPSWnの総和を立ち上がり時間の見積もり値とすれば良い。
【００４９】
ノイズ解析装置は、電源ノイズ量情報８９と電源ノイズが所定値以下であるための基準値を示す電源ノイズクライテリア情報９１とを用いて、電源ノイズのクライテリア判定を行う（Ｓ３）。その結果、電源ノイズ量情報８９で示される電源ノイズのピーク値（Ｖｎｏｉｓｅ＿ｍａｘ（ＰＳＷｎ））が電源ノイズクライテリア情報９１で示される電源ノイズの基準値以上である場合には、ＰＳＷ段数を増加させる（Ｓ５）。すなわちパワースイッチ群の数を増やすことで電源ノイズを抑制することができるため、ＰＳＷセルの駆動段数を増加させ、再度全体解析モデルを作成して解析をする。
【００５０】
一方、判定の結果、電源ノイズ量情報８９で示される電源ノイズのピーク値（Ｖｎｏｉｓｅ＿ｍａｘ（ＰＳＷｎ））が電源ノイズクライテリア情報９１で示される電源ノイズの基準値以下である場合には、ノイズ解析装置は、ＶＤＤＰＤ電源電圧の立ち上がり時間のクライテリア判定を行う（Ｓ６）。この判定は、ＶＤＤＰＤ電源電圧の立ち上がり時間情報９０とＶＤＤＰＤ電源電圧の立ち上がり時間が所定値以下であるための基準値を示すＶＤＤＰＤ電源電圧の立ち上がり時間クライテリア情報９２とを用いて行う。
【００５１】
その結果、ＶＤＤＰＤ電源電圧の立ち上がり時間情報９０で示されるＶＤＤＰＤ電源電圧の立ち上がり時間ｔPSWnがＶＤＤＰＤ電源電圧の立ち上がり時間クライテリア情報９２で示される立ち上がり時間の基準値以上である場合には、パラメータの調整を行う（Ｓ８）。このパラメータの調整では、ＰＳＷ段数を減少可能であればＰＳＷ段数を減少させる。すなわち、ＰＳＷ段数を減少させることでＶＤＤＰＤ電源電圧の立ち上がり時間を短縮できるため、ＰＳＷセルの駆動段数を減少させ、再度全体解析モデルを作成して解析をする。また、他にクライテリアの緩和や回路規模の見直し等を行うようにしても良い。
【００５２】
一方、判定の結果、ＶＤＤＰＤ電源電圧の立ち上がり時間情報９０で示されるＶＤＤＰＤ電源電圧の立ち上がり時間ｔPSWnがＶＤＤＰＤ電源電圧の立ち上がり時間クライテリア情報９２で示される立ち上がり時間の基準値以下であるある場合には、評価を終了する。
【００５３】
このように本実施形態によるノイズ解析装置を使用すると複数のパワースイッチ群を用いて半導体集積回路内の内部回路の電源接続・切断を行う半導体集積回路に対して、発生する電源ノイズ及び電源電圧の立ち上がり時間を最適化させることができる。また、本実施形態によるノイズ解析装置は、内部回路の論理回路の回路規模の情報を基に基本単位回路の回路モデルを用いて解析するため、レイアウト後のレイアウトデータから内部回路を抽出することなく、レイアウト前の設計初期段階において発生する電源ノイズ及び電源立ち上がり時間を最適化させることができる。
【００５４】
以上に述べたように、設計初期、特にＩＲ−Ｄｒｏｐ電源ノイズに代表される内部回路動作時に発生する電源ノイズやＳＳＯ電源ノイズに代表される半導体集積回路の入出力回路（ＩＯ回路）動作時の電源ノイズなどを考慮する際に、電源接続時に発生する電源ノイズを考慮することができる。この結果、設計後期のレイアウトデータを用いた解析を行わずに、半導体集積回路の電源設計や論理回路に影響する修正手法を講じることを可能にする。
【００５５】
前述した実施形態によるノイズ解析装置は、例えばＣＰＵ又はＭＰＵ、ＲＡＭ、ＲＯＭ等を有するコンピュータが、ＲＯＭ等の記憶部に記憶されたプログラムを実行することで実現でき、前記プログラムは本発明の実施形態に含まれる。また、コンピュータが前記機能を果たすように動作させるプログラムを、例えばＣＤ−ＲＯＭのような記録媒体に記録し、コンピュータに読み込ませることによって実現できるものであり、前記プログラムを記録した記録媒体は本発明の実施形態に含まれる。前記プログラムを記録する記録媒体としては、ＣＤ−ＲＯＭ以外に、フレキシブルディスク、ハードディスク、磁気テープ、光磁気ディスク、不揮発性メモリカード等を用いることができる。
【００５６】
また、コンピュータがプログラムを実行し処理を行うことにより、前記実施形態の機能が実現されるプログラムプロダクトは、本発明の実施形態に含まれる。前記プログラムプロダクトとしては、前記実施形態の機能を実現するプログラム自体、前記プログラムが読み込まれたコンピュータがある。また、前記プログラムプロダクトとして、ネットワークを介して通信可能に接続されたコンピュータに前記プログラムを提供可能な送信装置、当該送信装置を備えるネットワークシステム等がある。
【００５７】
また、供給されたプログラムがコンピュータにおいて稼動しているＯＳ（オペレーティングシステム）又は他のアプリケーションソフト等と共同して前記実施形態の機能が実現される場合も、かかるプログラムは本発明の実施形態に含まれる。また、供給されたプログラムの処理のすべて又は一部がコンピュータの機能拡張ボードや機能拡張ユニットにより行われて前記実施形態の機能が実現される場合も、かかるプログラムは本発明の実施形態に含まれる。また、本発明をネットワーク環境で利用するべく、全部又は一部のプログラムが他のコンピュータで実行されるようになっていても良い。
【００５８】
例えば、前述した実施形態によるノイズ解析装置は、図１０に示すようなコンピュータ機能１０００により実現でき、そのＣＰＵ１００１により前記実施形態での動作が実施される。
コンピュータ機能１０００は、図１０に示すように、ＣＰＵ１００１と、ＲＯＭ１００２と、ＲＡＭ１００３と、操作部（ＣＯＮＳ）１００９のコントローラ（ＣＯＮＳＣ）１００５と、表示部としてのディスプレイ（ＤＩＳＰ）１０１０のディスプレイコントローラ（ＤＩＳＰＣ）１００６と、ハードディスク（ＨＤ）１０１１及びフレキシブルディスク等の記憶デバイス（ＳＴＤ）１０１２のコントローラ（ＤＣＯＮＴ）１００７と、ネットワークインタフェースカード（ＮＩＣ）１００８とが、システムバス１００４を介して互いに通信可能に接続された構成としている。
【００５９】
ＣＰＵ１００１は、ＲＯＭ１００２又はＨＤ１０１１に記憶されたソフトウェア（プログラム）、又はＳＴＤ１０１２より供給されるソフトウェア（プログラム）を実行することで、システムバス１００４に接続された各構成部を総括的に制御する。すなわち、ＣＰＵ１００１は、前述したような機能を実現するための処理プログラムを、ＲＯＭ１００２、ＨＤ１０１１、又はＳＴＤ１０１２から読み出して実行することで、前記実施形態での機能を実現するための制御を行う。ＲＡＭ１００３は、ＣＰＵ１００１の主メモリ又はワークエリア等として機能する。
【００６０】
ＣＯＮＳＣ１００５は、ＣＯＮＳ１００９や図示していないポインティングデバイス等からの指示入力を制御する。ＤＩＳＰＣ１００６は、ＤＩＳＰ１０１０の表示を制御する。ＤＣＯＮＴ１００７は、ブートプログラム、種々のアプリケーション、ユーザファイル、ネットワーク管理プログラム、及び前記実施形態による機能を実現するための処理プログラム等を記憶するＨＤ１０１１及びＳＴＤ１０１２とのアクセスを制御する。ＮＩＣ１００８はネットワーク１０１３上の他の装置と双方向にデータをやりとりする。
【００６１】
なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の諸態様を付記として以下に示す。
【００６２】
（付記１）
電源ノイズ解析に係る基本単位回路の解析モデルを作成する解析モデル作成部と、
前記解析モデル作成部で作成した基本単位回路を前記半導体集積回路の内部回路の解析モデルとして組み込み、前記半導体集積回路のレイアウトの前段階で、内部回路への電源供給を制御する複数のスイッチ群を有する電源制御回路を用いた半導体集積回路にて内部回路の電源の接続及び切断を行った際に発生する電源ノイズを算出する電源ノイズ算出部とを有するノイズ解析装置。
（付記２）
前記算出された電源ノイズが基準値以下であるか否かを判定する基準値判定部を有することを特徴とする付記１記載のノイズ解析装置。
（付記３）
前記解析モデル作成部で作成する解析モデルは、前記電源制御回路により前記半導体集積回路の内部回路を電源に対して接続又は切断した際に、前記内部回路の電源に流れ込む電流を評価可能な基本単位回路であることを特徴とする付記１又は２記載のノイズ解析装置。
（付記４）
前記内部回路内のパワードメインに供給される電源の立ち上がり時間を算出する電源立ち上がり時間算出部をさらに有し、
前記基準値判定部は、前記算出された電源の立ち上がり時間が基準値以下であるか否かを判定することを特徴とする付記１〜３の何れか１項に記載のノイズ解析装置。
（付記５）
電源ノイズ解析に係る基本単位回路を前記半導体集積回路の内部回路の解析モデルとして組み込む組み込み工程と、
前記半導体集積回路のレイアウトの前段階で、内部回路への電源供給を制御する複数のスイッチ群を有する電源制御回路を用いた半導体集積回路にて内部回路の電源の接続及び切断を行った際に発生する電源ノイズを算出する電源ノイズ算出工程とを有するノイズ解析方法。
（付記６）
電源ノイズ解析に係る基本単位回路を前記半導体集積回路の内部回路の解析モデルとして組み込む組み込みステップと、
前記半導体集積回路のレイアウトの前段階で、内部回路への電源供給を制御する複数のスイッチ群を有する電源制御回路を用いた半導体集積回路にて内部回路の電源の接続及び切断を行った際に発生する電源ノイズを算出する電源ノイズ算出ステップとをコンピュータに実行させるためのプログラム。
【符号の説明】
【００６３】
ＰＷ１ 電源部
ＰＳＷＣ１ パワースイッチ制御回路
ＢＦ パワースイッチ駆動バッファ
ＰＳＷＧ パワースイッチ群
ＰＤ パワードメイン
【技術分野】
【０００１】
本発明は、半導体集積回路内の電源に発生する電源ノイズを解析するノイズ解析装置及びノイズ解析方法に関する。
【背景技術】
【０００２】
従来、半導体集積回路内の電源は、半導体集積回路の動作開始時に電源を投入すると、動作時・非動作時にかかわらず常に一定電圧の電源を供給することを前提としていた。一方、近年半導体集積回路を構成するトランジスタの微細化が進むにつれて、電源投入した後の半導体集積回路の非動作時の消費電流量が増加する傾向が顕著になってきた。このため、半導体集積回路が動作していない時の消費電力を抑制するために電源制御回路を半導体集積回路内に作製することが必要とされている。
【０００３】
しかし、電源投入時に電源供給源であるＰＣＢ（Print Circuit Board）から半導体集積回路に、従来半導体集積回路が動作している時には想定していない量の電流が流れ込むことが明らかになってきた。そして、半導体集積回路の電源投入時に流れ込む電流に起因し、従来において一定電圧の電源を供給していた半導体集積回路内の電源配線上に電源ノイズが発生する。半導体集積回路内で動作中の回路が、この電源ノイズにより誤動作するといった問題がある。
【０００４】
複数の電源スイッチを有するパワーゲーティング回路が搭載された半導体集積回路で、電源スイッチのＯＮタイミングを最適化して電源ノイズの抑制を図る技術が提案されている（例えば、特許文献１参照。）。また、動作マージンを確保しつつ、低消費電力化を実現する半導体集積回路の回路接続検証方法が提案されている（例えば、特許文献２参照。）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−６５７３２号公報
【特許文献２】特開２００４−２４１１０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
電源制御回路を有する半導体集積回路の構成と電源ノイズの発生状態について、図１を参照し説明する。図１（Ａ）に示す半導体集積回路において、ボード（ＢＯＡＲＤ）の電源部ＰＷ１から供給される電力は、パッケージ（ＰＫＧ）のインダクタンスＬ１、抵抗Ｒ１を介して電源電位及びインダクタンスＬ２、抵抗Ｒ２を介して接地電位がそれぞれ、内部回路が構成されるダイ（ＤＩＥ）へと印加される。電源電位及び接地電位は、抵抗Ｒ３及びＲ４の各々によって所定のＶＤＤ電源及びＶＳＳ電源となり内部回路へ供給される。
【０００７】
ＤＩＥ上の内部回路は同時に電源オン・オフされるパワードメインＰＤ１で構成され、パワードメインＰＤ１に低消費電力制御が行われる。さらに、ＤＩＥには、内部回路がレイアウトされるパワードメインＰＤ１が動作時には電源供給をオンし、動作しない時にはオフする複数のパワースイッチ群ＰＳＷＧ１、ＰＳＷＧ２、・・・、ＰＳＷＧｎを有する。パワースイッチ群ＰＳＷＧ１、ＰＳＷＧ２、・・・、ＰＳＷＧｎの各々は、１以上のパワースイッチ（ＰＳＷ）を有しており、パワースイッチを制御するパワースイッチ（ＰＳＷ）制御回路ＰＳＷＣ１からの制御信号に応じて、パワースイッチ群毎にオン・オフされる。ＰＳＷ制御回路ＰＳＷＣ１からの制御信号は、ＰＳＷ駆動バッファＢＦ１、ＢＦ２、・・・、ＢＦｎを介して、各パワースイッチ群ＰＳＷＧ１、ＰＳＷＧ２、・・・、ＰＳＷＧｎのパワースイッチに供給される。
【０００８】
パワースイッチ群ＰＳＷＧ１、ＰＳＷＧ２、・・・、ＰＳＷＧｎ、ＰＳＷ制御回路ＰＳＷＣ１、及びＰＳＷ駆動バッファＢＦ１、ＢＦ２、・・・、ＢＦｎによって、内部回路に対するパワーゲーティング（Power Gating）を行う電源制御回路が構成される。電源制御回路によって、内部回路のパワードメインＰＤ１にはＶＤＤＰＤ電源が供給される。
【０００９】
このように設計された半導体集積回路を論理解析する際には、電源部ＰＷ１から供給される電源を理想電源とし、内部回路へ供給されるＶＤＤＰＤ電源を仮想電源としてシミュレーションされる。
【００１０】
パワースイッチ群ＰＳＷＧ１、ＰＳＷＧ２、・・・、ＰＳＷＧｎのパワースイッチのオン・オフは、このパワーゲーティングによる電源ノイズを発生させ、内部回路への流入電流が生じる。図１（Ｂ）に示すグラフは、パワースイッチがオンとなった際の時間Ｔの経過に応じた電源ノイズ量［ｍＶ］とＶＤＤＰＤ電源電圧［Ｖ］の状態を表しており、ＬＮ１１がＶＤＤＰＤ電源電圧を示し、ＬＮ１２が電源ノイズを示している。パワースイッチがオンされることによってＶＤＤＰＤ電源電圧が所定電圧まで上昇するまでのある時刻ｔで急激にＶＤＤ−ＶＳＳ電源間に発生する電源ノイズ量がピークとなっていることを示している。このグラフに示されるようなＶＤＤＰＤ電源電圧の波形や電源ノイズ量の波形は、論理回路の設計がほぼ完了したようなレイアウトデータを用いた解析により得られる波形である。
【００１１】
しかし、レイアウトデータを元に電源ノイズの解析モデルを作成するため、電源ノイズを解析し算出した電源ノイズ量が半導体集積回路内の内部回路の誤動作もしくは性能劣化を発生させることが判明した場合に、電源ノイズを抑制しようとしても元のレイアウトを大幅に修正することは難しく、電源ノイズを抑制する修正手法は限られ、効果的に抑制できないという課題があった。また、レイアウトデータを元に電源回路網や内部回路の回路モデルを抽出し、解析モデルを作成するには、非常に大きなサイズのデータを入力しなければならず、解析モデルの作成や計算機による解析に多大な時間を要する。そのため、実際の設計では電源制御回路を用い半導体集積回路内の内部回路の電源接続・切断する際の半導体集積回路内に発生する電源ノイズを検討することが困難であった。
【００１２】
前述のような従来の解析手法では、半導体集積回路の内部回路の電源接続時に発生する電源ノイズを見積もる前に、大規模な半導体集積回路の電源配線モデルと詳細な回路動作モデルを作成する必要があった。このため、半導体集積回路内の内部回路に対して内部回路の電源接続・切断時に半導体集積回路内に発生する電源ノイズを見積もることは、実際の半導体集積回路設計では困難である。
【００１３】
実際の半導体集積回路では電源接続する内部回路以外にもＶＤＤ電源を共有して動作する他の内部回路が存在する。このため、内部回路が電源接続した際に電源ノイズが発生すると、その電源ノイズは電源を共有する他の内部回路を誤動作させたり、性能劣化させたりする原因となる場合がある。また、半導体集積回路の電源配線上に発生する電源ノイズには、電源接続時に発生する電源ノイズ以外にも、内部回路動作時に発生する電源ノイズやＳＳＯ電源ノイズに代表される半導体集積回路の入出力回路（ＩＯ回路）動作時の電源ノイズがあり、電源ノイズの影響を避けられない状況がある。
このため電源接続時に発生する電源ノイズを考慮し、各内部回路の設計することは重要である。
【課題を解決するための手段】
【００１４】
本発明の一観点によれば、電源ノイズ解析に係る基本単位回路の解析モデルを作成する解析モデル作成手段と、半導体集積回路のレイアウトの前段階で、電源制御回路を用いた半導体集積回路にて内部回路の電源の接続及び切断を行った際に発生する電源ノイズを算出する電源ノイズ算出部とを有するノイズ解析装置が提供される。電源制御回路は内部回路への電源供給を制御する複数のスイッチ群を有する。また、電源ノイズ算出部は、解析モデル作成部で作成した基本単位回路を半導体集積回路の内部回路の解析モデルとして組み込み電源ノイズを算出する。
【発明の効果】
【００１５】
半導体集積回路の設計初期において、電源制御回路により内部回路の電源の接続及び切断を行った際に発生する電源ノイズ量を短時間で精度良く見積もることができる。
【図面の簡単な説明】
【００１６】
【図１】電源制御回路を有する半導体集積回路の構成及び電源ノイズを説明するための図である。
【図２】解析モデルの一例を示す図である。
【図３】解析モデルの他の例を示す図である。
【図４】内部回路の電流経路と電圧波形の関係を説明するための図である。
【図５】電源ノイズを解析するための解析モデルの一例を示す図である。
【図６】電源ノイズを解析するための解析モデルの他の例を示す図である。
【図７】内部回路の基本段数見積もり方法を説明するための図である。
【図８】本実施形態によるノイズ解析装置での電源ノイズ量の評価フローを示す図である。
【図９】本実施形態における電源ノイズ量評価での出力を説明するための図である。
【図１０】本発明の実施形態によるノイズ解析装置を実現可能なコンピュータの構成例を示す図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施形態を図面に基づいて説明する。
【００１８】
本実施形態によるノイズ解析装置は、例えば内部回路の待機時消費電力を抑制するための電源制御回路を用い半導体集積回路内の内部回路の電源接続・切断を行った際に半導体集積回路内に発生する電源ノイズを高精度かつ短時間で解析するノイズ解析装置である。
【００１９】
まず、内部回路の待機時消費電力を抑制する電源制御回路を有する半導体集積回路内の電源接続・切断を行った際に半導体集積回路内に発生する電源ノイズを解析するための解析モデルの一例について説明する。前述した図１（Ａ）に示すような半導体集積回路を設計するものとする。図１（Ａ）に示す内部回路の解析モデルでは、内部回路の電源配線抵抗をモデル化し、その電源配線抵抗のモデルから内部回路のトランジスタモデルを使用した回路モデルをモデル化する。そして、電源配線間に挿入される電源安定化容量（デカップリングセル容量）及びＳｉ基板上での電源間寄生容量などの容量成分をモデル化する。
【００２０】
図２は、解析モデルの一例を示す図である。図２において、図１に示した構成要素と同一の構成要素には同一の符号を付している。図２（Ａ）では、図１（Ａ）に示す半導体集積回路において内部回路を電源安定化容量Ｃ１でモデル化して内部回路として設計された半導体集積回路が示される。図２（Ａ）に示す半導体集積回路の他構成部は、図１（Ａ）に示した半導体集積回路と同様に、ボード（ＢＯＡＲＤ）の電源部ＰＷ１から供給される電力は、パッケージ（ＰＫＧ）のインダクタンスＬ１、抵抗Ｒ１を介して電源電位及びインダクタンスＬ２、抵抗Ｒ２を介して接地電位がそれぞれ、内部回路が構成されるダイ（ＤＩＥ）へと印加される。電源電位及び接地電位は、抵抗Ｒ３及びＲ４の各々によって所定のＶＤＤ電源及びＶＳＳ電源となり内部回路へ供給される。複数のパワースイッチ（ＰＳＷ）群ＰＳＷＧ１、ＰＳＷＧ２、・・・、ＰＳＷＧｎと、ＰＳＷ制御回路ＰＳＷＣ１と、ＰＳＷ駆動バッファＢＦ１、ＢＦ２、・・・、ＢＦｎとによって、内部回路に対するパワーゲーティング（Power Gating）を行う電源制御回路が構成される。ここで、半導体集積回路内の回路において、同じＶＤＤ電源とＶＳＳ電源を使用する回路毎に分別して、それぞれ一つの内部回路とする。
【００２１】
そして、分別した各内部回路別に電源ノイズの解析モデルを作成する。作成する解析モデルでは、半導体集積回路を実装するＰＣＢボードから理想的な電源が供給されることを想定し、半導体集積回路のパッケージ上の電源配線による抵抗・インダクタンス・容量等をモデル化する。ＰＣＢボードから理想的な電源が供給されない場合には、ＰＣＢボード上の配線抵抗・インダクタンス・容量もモデル化する。
【００２２】
また、パッケージから半導体集積回路のＤＩＥ上の電源配線による抵抗・インダクタンス・容量をモデル化し、これらに半導体集積回路内の電源制御回路であるパワースイッチをモデル化し内部回路に直結する電源配線（ＶＤＤＰＤ電源配線）に接続する。パワースイッチの接続箇所に関して、電源制御回路が有するパワースイッチの特性により、ＶＤＤ電源側もしくはＶＳＳ電源側に接続する場合がある。解析モデルでは、パワースイッチの接続箇所に則して作成するようにすることで、必要な電源ノイズ量を解析できる。
【００２３】
内部回路については、電源配線間に挿入される電源安定化容量（デカップリングセル容量）に基づく電源安定化容量Ｃ１でモデル化する。
【００２４】
内部回路を電源安定化容量のみでモデル化した半導体集積回路の解析モデルを用いて、電源ノイズ量及びＶＤＤＰＤ電源電圧をシミュレーションすると、例えば、図２（Ｂ）のようなグラフ結果を得る。図２（Ｂ）に示すグラフでは、シミュレーションによってパワースイッチがオンとなった際の時間Ｔの経過に応じた電源ノイズ量［ｍＶ］とＶＤＤＰＤ電源電圧［Ｖ］の状態を示す。図２（Ｂ）中、実際に作成した半導体集積回路をテスタで測定した場合等に得られる電源ノイズ量は実電源ノイズ量ＬＮ２２で示される。また、解析モデルを用いたシミュレーションによって得られる電源ノイズ量は電源ノイズ量ＬＮ２３で示され、ＶＤＤＰＤ電源電圧はＬＮ２１で示される。電源安定化容量のみでモデル化した解析モデルでは、ＶＤＤＰＤ電源電圧ＬＮ２１の立ち上がり時間を高い精度で解析できる一方、実電源ノイズ量ＬＮ２２が最大となる時刻ｔにおける電源ノイズ量ＬＮ２３を高い精度で解析するのが難しいことが分かる。つまり、電源安定化容量のみでモデル化した解析モデルでは、内部回路が動作時に発生するノイズを現せない。
【００２５】
次に、電源安定化容量に加え、内部回路の電源間に存在するトランジスタの電源間容量を含めてモデル化した解析モデルについて図３を参照し説明する。図３は、解析モデルの他の例を示す図である。図３において、図１及び図２に示した構成要素と同一の構成要素には同一の符号を付している。図３（Ａ）に示す半導体集積回路の構成は、図２（Ａ）の半導体集積回路の構成と同様であり、前述したように解析モデルが作成される。図３（Ａ）に示す半導体集積回路では、内部回路を図３（Ａ）に示した電源安定化容量に加えて内部回路の電源間に存在するトランジスタの電源間容量を含めた容量Ｃ２によってモデル化して内部回路として示される。
【００２６】
図３（Ａ）に示すような半導体集積回路の解析モデルを用いて、電源ノイズ量及びＶＤＤＰＤ電源電圧をシミュレーションすると、例えば、図３（Ｂ）のようなグラフ結果を得る。図３（Ｂ）に示すグラフでは、シミュレーションによってパワースイッチがオンとなった際の時間Ｔの経過に応じた電源ノイズ量［ｍＶ］とＶＤＤＰＤ電源電圧［Ｖ］の状態を示す。図３（Ｂ）中、実際に作成した半導体集積回路をテスタで測定した場合等に得られる電源ノイズ量は実電源ノイズ量ＬＮ３３で示され、ＶＤＤＰＤ電源電圧はＬＮ３１で示される。また、解析モデルを用いたシミュレーションによって得られる電源ノイズ量は電源ノイズ量ＬＮ３４で示され、ＶＤＤＰＤ電源電圧はＬＮ３２で示される。
【００２７】
図３（Ａ）に示した解析モデルでは、電源ノイズ量の時刻ｔでの最大値を正しく解析可能である一方、内部回路の電源間に挿入する容量によって内部回路のＶＤＤＰＤ電源電圧ＬＮ３２の立ち上がり時間を高い精度で解析するのが難しいことが分かる。これは、内部回路の電源間に存在するトランジスタの電源間容量や信号配線の負荷容量を一つの容量素子としてモデル化した場合においても同様である。
【００２８】
本実施形態を以下に説明する。電源制御回路を用いて半導体集積回路の内部回路の電源接続・切断を行った際に、電源に発生する電源ノイズを解析するには、内部回路の電源立ち上げ時における流入電流を精度良く解析する必要がある。内部回路の流入電流は、図４（Ａ）に示すように、経路ＣＰ１、ＣＰ２、ＣＰ３を流れる電流があり、時間とともに変化する。本実施形態では、内部回路の電源を昇圧する際に、内部回路の電源に流れ込む電流量を精度良く解析することが可能な基本単位回路を解析モデル化する。ここでは、図４（Ｂ）に示すように基本単位回路にインバータ回路を用いた場合を一例として説明する。
【００２９】
内部回路の電源（ＶＤＤＰＤ電源とする）が昇圧する前、仮に内部回路の入力信号はＶＳＳ電源側に固定されているとして、内部回路の電流経路と電圧波形について図４を参照し説明する。図４は、内部回路の電流経路と電圧波形の関係を説明するための図である。図４（Ｂ）に、インバータＩＮＶ１及びインバータＩＮＶ２でモデル化した内部回路を示す。図４（Ｃ）では、インバータＩＮＶ１の出力端子ノードＡとインバータＩＮＶ２の出力端子ノードＢとによる内部回路のＶＤＤＰＤ電源の電圧波形ＬＮ４３が、時間Ｔの経過に応じて示される。
【００３０】
内部回路のＶＤＤＰＤ電源の昇圧時、図４（Ｃ）に示すように、期間（ａ）の初期は、例えばインバータＩＮＶ１の出力端子ノードＡに現われる出力信号は、インバータＩＮＶ１が出力負荷を駆動できる駆動能力をもたないためＶＤＤＰＤ電源とＶＳＳ電源の中間電位を出力する。
【００３１】
その後、ＶＤＤＰＤ電源が、インバータＩＮＶ１が回路動作可能な電圧値に昇圧すると期間（ｂ）においてノードＡはインバータＩＮＶ１によりＶＤＤＰＤ電源の電圧値まで昇圧される（ノードＡの電圧波形ＬＮ４１）。このとき内部回路の電源からは経路ＣＰ１に示す経路で内部回路へ電流が流入する。
【００３２】
次に、ノードＡがＶＤＤＰＤ電源の電圧に昇圧し始めて間もなく最初に動作したインバータＩＮＶ１の次段の回路インバータＩＮＶ２が動作し始める。このインバータＩＮＶ２が動作し始めた初期の時間帯において、内部回路のＶＤＤＰＤ電源とＶＳＳ電源間をインバータＩＮＶ２を介して貫通する貫通電流が経路ＣＰ２に示す経路で比較的多く流れる。
【００３３】
次に、インバータＩＮＶ２がＶＤＤＰＤ電源とＶＳＳ電源の中間電位にあるノードＢをＶＳＳ電源の電圧値まで降圧する。このとき内部回路の電源へ経路ＣＰ３に示す経路で内部回路へ電流が流出する。その後、インバータＩＮＶ２がノードＢをＶＳＳ電源の電圧値まで降圧した後には、前述の経路ＣＰ２を流れる貫通電流はほとんど流れなくなる（ノードＢの電圧波形ＬＮ４２）。
【００３４】
このように内部回路のＶＤＤＰＤ電源が昇圧時に経路ＣＰ１、ＣＰ２、及びＣＰ３を流れる電流が発生する。これらの電流が電源ノイズを発生させる原因になっている。したがって、解析モデルの内部回路の部分に対して、設計する論理回路の回路規模に相当する基本単位回路群を挿入することによって、半導体集積回路の内部回路の電源に流れ込む電流を高い精度で解析し電源ノイズを検証することができる。
【００３５】
電源制御回路を用いて内部回路の電源接続・切断を行った際に、電源に発生する電源ノイズを解析する本実施形態における解析モデルについて説明する。
【００３６】
図５は、本実施形態における電源ノイズを解析するための解析モデルの一例を示す図である。図５に示した例では、半導体集積回路の外部に接続する電源からパワースイッチを介して内部回路に接続する電源構造を再現した解析モデルにおいて、解析モデルの内部回路部に設計する論理回路の回路規模に相当するインバータ回路群をモデル化している。
【００３７】
図５に示す例では、図１（Ａ）に示す半導体集積回路において内部回路を図５（Ｂ）に示すようなインバータ回路群を用いた基本単位回路でモデル化したパワードメインＰＤ５を含む内部回路として論理設計された半導体集積回路が示される。半導体集積回路の他構成部は図２（Ａ）と同様であるので、その説明を省略する。
【００３８】
図５（Ｂ）に例示した解析モデルの基本単位回路としてのインバータ回路群は、１０個のインバータ５１〜６０を縦属接続したものであり、５ゲート分に相当する。インバータ回路群の入力信号として、初段のインバータ５１にはＶＳＳ電源と同電位の入力信号が入力される。
【００３９】
解析する内部回路の回路規模が大きく、解析モデルの回路規模が大きくなって解析時間が長くなる場合には、一定規模のインバータ回路群を作成する。そして、作成したインバータ回路群を基本単位回路として複数作成することで、設計する論理回路の回路規模に相当する解析モデルを作成することができる。例えば、実際のシミュレーションでは、図５（Ｂ）に例示したような基本単位回路を回路規模に応じた数使用してシミュレーションを行う。これにより、解析モデルの動作を解析するシミュレータは、一つの基本単位回路のインバータ回路群を詳細に解析するだけで、解析モデル内の複数のインバータ回路群を同時に電源接続した時の電源に発生する電源ノイズを短時間で解析することが可能になる。例えば回路規模が１万ゲート分に相当する場合、例えば、５ゲート分の基本単位回路でシミュレーションした結果を２０００倍すればよい。
【００４０】
図６は、本実施形態における電源ノイズを解析するための解析モデルの他の例を示す図である。図６に示した例では、半導体集積回路の外部に接続する電源からパワースイッチを介して内部回路に接続する電源構造を再現した解析モデルにおいて、解析モデルの内部回路部に設計する論理回路の回路規模に相当するＮＡＮＤ（否定論理積演算）回路群をモデル化している。
【００４１】
図６に示す例では、図１（Ａ）に示す半導体集積回路において内部回路を図６（Ｂ）に示すようなＮＡＮＤ回路群を用いた基本単位回路でモデル化したパワードメインＰＤ６を含む内部回路として論理設計された半導体集積回路が示される。半導体集積回路の他構成部は図２（Ａ）と同様であるので、その説明を省略する。
【００４２】
図６（Ｂ）に例示した解析モデルの基本単位回路としてのＮＡＮＤ回路群は、１０個のＮＡＮＤ回路６１〜７０を縦属接続したものであり、１０ゲート分に相当する。ＮＡＮＤ回路６１〜７０の入力信号として、初段のＮＡＮＤ回路６１には２入力ともＶＳＳ電源と同電位の入力信号が入力される。また、ＮＡＮＤ回路６２、６４、６６、６８、７０には、一方の入力に前段のＮＡＮＤ回路の出力が入力され、他方の入力にＶＤＤＰＤ電源と同電位の信号が入力される。また、ＮＡＮＤ回路６３、６５、６７、６９には、一方の入力に前段のＮＡＮＤ回路の出力が入力され、他方の入力にＶＳＳ電源と同電位の信号が入力される。
【００４３】
前述した例と同様に、解析する内部回路の回路規模が大きく、解析モデルの回路規模が大きくなって解析時間が長くなる場合には、一定規模のＮＡＮＤ回路群を作成する。そして、作成したＮＡＮＤ回路群を基本単位回路として複数作成することで、設計する論理回路の回路規模に相当する解析モデルを作成することができる。例えば、実際のシミュレーションでは、図６（Ｂ）に例示したような基本単位回路を回路規模に応じた数使用してシミュレーションを行う。これにより、解析モデルの動作を解析するシミュレータは、一つの基本単位回路のインバータ回路群を詳細に解析するだけで、解析モデル内の複数のインバータ回路群を同時に電源接続した時の電源に発生する電源ノイズを短時間で解析することが可能になる。例えば回路規模が１万ゲート分に相当する場合、例えば、１０ゲート分の基本単位回路でシミュレーションした結果を１０００倍すればよい。
【００４４】
なお、基本単位回路は、一例であって前述したインバータ回路群やＮＡＮＤ回路群に限られるものではなく、例えばバッファ回路を用いて構成したようなものであっても良い。また、基本単位回路は、平均的な論理(ロジック)回路の段数分あればよい。図７（Ａ）に示すように、論理回路の平均の段数は入力データが出力されるフリップフロップ（ＦＦ）回路から次段のフリップフロップ回路の間の段数となる。フリップフロップ回路間の信号は、設計する半導体集積回路の動作周波数で決まるクロックサイクル時間内に伝搬する。したがって、半導体集積回路の動作周波数をｆ［Ｈｚ］、基本単位回路を構成するインバータ回路やＮＡＮＤ回路の１個あたりのゲート遅延をｐ［ｓ］とすると、必要な段数ＮはＮ＝１／（ｆ・ｐ）となる。また、あるプロセステクノロジで決まった段数から、別プロセステクノロジで使用する段数を求めることも可能である。ここで基本単位回路を構成するインバータ回路やＮＡＮＤ回路の１個あたりのゲート遅延の変換係数がκであるとすると、ゲート遅延はκ・ｐ［ｓ］となることから、求める段数はＮ＝１／（ｆ・κｐ）となる。また、フリップフロップ回路がない場合は、図７（Ｂ）に示すように内部回路の入力端子から出力端子までの論理回路の段数とすれば良い。
【００４５】
前述した解析モデルを用いることにより、内部回路のＶＤＤＰＤ電源を昇圧時に発生する電源ノイズ量の最大値のみでなく、電源ノイズ波形についても解析できる。その結果、内部回路の電源の昇圧時間も高い精度で解析できる。また論理回路の回路規模はレイアウト前後で大幅に変更されることがないため、レイアウト前の設計初期でも電源ノイズを精度良く解析できる。加えて、内部回路の電源を切断する際にも、内部回路の電源に流れ込む電流が減少する電流量について、電源を接続する場合の解析と同様に精度良く解析を行うことができる。
【００４６】
図８は、本実施形態によるノイズ解析装置での電源ノイズ量の評価フローを示す図である。図８において、図１０に示すようなコンピュータ装置であるノイズ解析装置は、設計者がパワースイッチ（ＰＳＷ）セルの駆動段数情報８１、ＰＳＷ駆動バッファセル種情報８２、ＰＳＷセル種情報８３、内部回路にある電源間容量値情報８４、ＰＫＧにおける電源配線の抵抗値（Ｒ）とインダクタンス値（Ｌ）との情報８５を入力する。さらに、予め見積もった内部回路の消費電流量情報８６と回路規模情報８７、内部回路の動作周波数情報８８を入力する。これらの情報を基に、ノイズ解析装置は、設計する半導体集積回路の全体解析モデルを作成する（Ｓ１）。これは前述の基本単位回路を用いた解析シミュレータ用の全体解析ネットリストである。
【００４７】
そして、ノイズ解析装置は、作成した全体解析モデルを用いてパワーゲーティングによる回路動作時の解析を行う（Ｓ２）。例えば、ＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）などの回路シミュレータを用いて解析する。
【００４８】
解析結果として、図９に示すような、各パワースイッチ群がオンした（導通状態となった）時の電源ノイズ量情報８９とＶＤＤＰＤ電源電圧の立ち上がり時間情報９０が出力される。図９に示すような、電源ノイズＶｎｏｉｓｅ＿ｍａｘ（ＰＳＷｎ）とＶＤＤＰＤ電源電圧の立ち上がり時間ｔPSWnが出力される。なお、図９（Ｂ）に示すように電源ノイズＶｎｏｉｓｅ＿ｍａｘ（ＰＳＷｎ）とＶＤＤＰＤ電源電圧の立ち上がり時間ｔPSWnが出力されたとき、Ｖｎｏｉｓｅ＿ｍａｘ（ＰＳＷｎ）の最大値を電源ノイズの見積もり値として、ｔPSWnの総和を立ち上がり時間の見積もり値とすれば良い。
【００４９】
ノイズ解析装置は、電源ノイズ量情報８９と電源ノイズが所定値以下であるための基準値を示す電源ノイズクライテリア情報９１とを用いて、電源ノイズのクライテリア判定を行う（Ｓ３）。その結果、電源ノイズ量情報８９で示される電源ノイズのピーク値（Ｖｎｏｉｓｅ＿ｍａｘ（ＰＳＷｎ））が電源ノイズクライテリア情報９１で示される電源ノイズの基準値以上である場合には、ＰＳＷ段数を増加させる（Ｓ５）。すなわちパワースイッチ群の数を増やすことで電源ノイズを抑制することができるため、ＰＳＷセルの駆動段数を増加させ、再度全体解析モデルを作成して解析をする。
【００５０】
一方、判定の結果、電源ノイズ量情報８９で示される電源ノイズのピーク値（Ｖｎｏｉｓｅ＿ｍａｘ（ＰＳＷｎ））が電源ノイズクライテリア情報９１で示される電源ノイズの基準値以下である場合には、ノイズ解析装置は、ＶＤＤＰＤ電源電圧の立ち上がり時間のクライテリア判定を行う（Ｓ６）。この判定は、ＶＤＤＰＤ電源電圧の立ち上がり時間情報９０とＶＤＤＰＤ電源電圧の立ち上がり時間が所定値以下であるための基準値を示すＶＤＤＰＤ電源電圧の立ち上がり時間クライテリア情報９２とを用いて行う。
【００５１】
その結果、ＶＤＤＰＤ電源電圧の立ち上がり時間情報９０で示されるＶＤＤＰＤ電源電圧の立ち上がり時間ｔPSWnがＶＤＤＰＤ電源電圧の立ち上がり時間クライテリア情報９２で示される立ち上がり時間の基準値以上である場合には、パラメータの調整を行う（Ｓ８）。このパラメータの調整では、ＰＳＷ段数を減少可能であればＰＳＷ段数を減少させる。すなわち、ＰＳＷ段数を減少させることでＶＤＤＰＤ電源電圧の立ち上がり時間を短縮できるため、ＰＳＷセルの駆動段数を減少させ、再度全体解析モデルを作成して解析をする。また、他にクライテリアの緩和や回路規模の見直し等を行うようにしても良い。
【００５２】
一方、判定の結果、ＶＤＤＰＤ電源電圧の立ち上がり時間情報９０で示されるＶＤＤＰＤ電源電圧の立ち上がり時間ｔPSWnがＶＤＤＰＤ電源電圧の立ち上がり時間クライテリア情報９２で示される立ち上がり時間の基準値以下であるある場合には、評価を終了する。
【００５３】
このように本実施形態によるノイズ解析装置を使用すると複数のパワースイッチ群を用いて半導体集積回路内の内部回路の電源接続・切断を行う半導体集積回路に対して、発生する電源ノイズ及び電源電圧の立ち上がり時間を最適化させることができる。また、本実施形態によるノイズ解析装置は、内部回路の論理回路の回路規模の情報を基に基本単位回路の回路モデルを用いて解析するため、レイアウト後のレイアウトデータから内部回路を抽出することなく、レイアウト前の設計初期段階において発生する電源ノイズ及び電源立ち上がり時間を最適化させることができる。
【００５４】
以上に述べたように、設計初期、特にＩＲ−Ｄｒｏｐ電源ノイズに代表される内部回路動作時に発生する電源ノイズやＳＳＯ電源ノイズに代表される半導体集積回路の入出力回路（ＩＯ回路）動作時の電源ノイズなどを考慮する際に、電源接続時に発生する電源ノイズを考慮することができる。この結果、設計後期のレイアウトデータを用いた解析を行わずに、半導体集積回路の電源設計や論理回路に影響する修正手法を講じることを可能にする。
【００５５】
前述した実施形態によるノイズ解析装置は、例えばＣＰＵ又はＭＰＵ、ＲＡＭ、ＲＯＭ等を有するコンピュータが、ＲＯＭ等の記憶部に記憶されたプログラムを実行することで実現でき、前記プログラムは本発明の実施形態に含まれる。また、コンピュータが前記機能を果たすように動作させるプログラムを、例えばＣＤ−ＲＯＭのような記録媒体に記録し、コンピュータに読み込ませることによって実現できるものであり、前記プログラムを記録した記録媒体は本発明の実施形態に含まれる。前記プログラムを記録する記録媒体としては、ＣＤ−ＲＯＭ以外に、フレキシブルディスク、ハードディスク、磁気テープ、光磁気ディスク、不揮発性メモリカード等を用いることができる。
【００５６】
また、コンピュータがプログラムを実行し処理を行うことにより、前記実施形態の機能が実現されるプログラムプロダクトは、本発明の実施形態に含まれる。前記プログラムプロダクトとしては、前記実施形態の機能を実現するプログラム自体、前記プログラムが読み込まれたコンピュータがある。また、前記プログラムプロダクトとして、ネットワークを介して通信可能に接続されたコンピュータに前記プログラムを提供可能な送信装置、当該送信装置を備えるネットワークシステム等がある。
【００５７】
また、供給されたプログラムがコンピュータにおいて稼動しているＯＳ（オペレーティングシステム）又は他のアプリケーションソフト等と共同して前記実施形態の機能が実現される場合も、かかるプログラムは本発明の実施形態に含まれる。また、供給されたプログラムの処理のすべて又は一部がコンピュータの機能拡張ボードや機能拡張ユニットにより行われて前記実施形態の機能が実現される場合も、かかるプログラムは本発明の実施形態に含まれる。また、本発明をネットワーク環境で利用するべく、全部又は一部のプログラムが他のコンピュータで実行されるようになっていても良い。
【００５８】
例えば、前述した実施形態によるノイズ解析装置は、図１０に示すようなコンピュータ機能１０００により実現でき、そのＣＰＵ１００１により前記実施形態での動作が実施される。
コンピュータ機能１０００は、図１０に示すように、ＣＰＵ１００１と、ＲＯＭ１００２と、ＲＡＭ１００３と、操作部（ＣＯＮＳ）１００９のコントローラ（ＣＯＮＳＣ）１００５と、表示部としてのディスプレイ（ＤＩＳＰ）１０１０のディスプレイコントローラ（ＤＩＳＰＣ）１００６と、ハードディスク（ＨＤ）１０１１及びフレキシブルディスク等の記憶デバイス（ＳＴＤ）１０１２のコントローラ（ＤＣＯＮＴ）１００７と、ネットワークインタフェースカード（ＮＩＣ）１００８とが、システムバス１００４を介して互いに通信可能に接続された構成としている。
【００５９】
ＣＰＵ１００１は、ＲＯＭ１００２又はＨＤ１０１１に記憶されたソフトウェア（プログラム）、又はＳＴＤ１０１２より供給されるソフトウェア（プログラム）を実行することで、システムバス１００４に接続された各構成部を総括的に制御する。すなわち、ＣＰＵ１００１は、前述したような機能を実現するための処理プログラムを、ＲＯＭ１００２、ＨＤ１０１１、又はＳＴＤ１０１２から読み出して実行することで、前記実施形態での機能を実現するための制御を行う。ＲＡＭ１００３は、ＣＰＵ１００１の主メモリ又はワークエリア等として機能する。
【００６０】
ＣＯＮＳＣ１００５は、ＣＯＮＳ１００９や図示していないポインティングデバイス等からの指示入力を制御する。ＤＩＳＰＣ１００６は、ＤＩＳＰ１０１０の表示を制御する。ＤＣＯＮＴ１００７は、ブートプログラム、種々のアプリケーション、ユーザファイル、ネットワーク管理プログラム、及び前記実施形態による機能を実現するための処理プログラム等を記憶するＨＤ１０１１及びＳＴＤ１０１２とのアクセスを制御する。ＮＩＣ１００８はネットワーク１０１３上の他の装置と双方向にデータをやりとりする。
【００６１】
なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の諸態様を付記として以下に示す。
【００６２】
（付記１）
電源ノイズ解析に係る基本単位回路の解析モデルを作成する解析モデル作成部と、
前記解析モデル作成部で作成した基本単位回路を前記半導体集積回路の内部回路の解析モデルとして組み込み、前記半導体集積回路のレイアウトの前段階で、内部回路への電源供給を制御する複数のスイッチ群を有する電源制御回路を用いた半導体集積回路にて内部回路の電源の接続及び切断を行った際に発生する電源ノイズを算出する電源ノイズ算出部とを有するノイズ解析装置。
（付記２）
前記算出された電源ノイズが基準値以下であるか否かを判定する基準値判定部を有することを特徴とする付記１記載のノイズ解析装置。
（付記３）
前記解析モデル作成部で作成する解析モデルは、前記電源制御回路により前記半導体集積回路の内部回路を電源に対して接続又は切断した際に、前記内部回路の電源に流れ込む電流を評価可能な基本単位回路であることを特徴とする付記１又は２記載のノイズ解析装置。
（付記４）
前記内部回路内のパワードメインに供給される電源の立ち上がり時間を算出する電源立ち上がり時間算出部をさらに有し、
前記基準値判定部は、前記算出された電源の立ち上がり時間が基準値以下であるか否かを判定することを特徴とする付記１〜３の何れか１項に記載のノイズ解析装置。
（付記５）
電源ノイズ解析に係る基本単位回路を前記半導体集積回路の内部回路の解析モデルとして組み込む組み込み工程と、
前記半導体集積回路のレイアウトの前段階で、内部回路への電源供給を制御する複数のスイッチ群を有する電源制御回路を用いた半導体集積回路にて内部回路の電源の接続及び切断を行った際に発生する電源ノイズを算出する電源ノイズ算出工程とを有するノイズ解析方法。
（付記６）
電源ノイズ解析に係る基本単位回路を前記半導体集積回路の内部回路の解析モデルとして組み込む組み込みステップと、
前記半導体集積回路のレイアウトの前段階で、内部回路への電源供給を制御する複数のスイッチ群を有する電源制御回路を用いた半導体集積回路にて内部回路の電源の接続及び切断を行った際に発生する電源ノイズを算出する電源ノイズ算出ステップとをコンピュータに実行させるためのプログラム。
【符号の説明】
【００６３】
ＰＷ１ 電源部
ＰＳＷＣ１ パワースイッチ制御回路
ＢＦ パワースイッチ駆動バッファ
ＰＳＷＧ パワースイッチ群
ＰＤ パワードメイン
【特許請求の範囲】
【請求項１】
電源ノイズ解析に係る基本単位回路の解析モデルを作成する解析モデル作成部と、
前記解析モデル作成部で作成した基本単位回路を前記半導体集積回路の内部回路の解析モデルとして組み込み、前記半導体集積回路のレイアウトの前段階で、内部回路への電源供給を制御する複数のスイッチ群を有する電源制御回路を用いた半導体集積回路にて内部回路の電源の接続及び切断を行った際に発生する電源ノイズを算出する電源ノイズ算出部とを有するノイズ解析装置。
【請求項２】
前記算出された電源ノイズが基準値以下であるか否かを判定する基準値判定部を有することを特徴とする請求項１記載のノイズ解析装置。
【請求項３】
前記解析モデル作成部で作成する解析モデルは、前記電源制御回路により前記半導体集積回路の内部回路を電源に対して接続又は切断した際に、前記内部回路の電源に流れ込む電流を評価可能な基本単位回路であることを特徴とする請求項１又は２記載のノイズ解析装置。
【請求項４】
前記内部回路内のパワードメインに供給される電源の立ち上がり時間を算出する電源立ち上がり時間算出部をさらに有し、
前記基準値判定部は、前記算出された電源の立ち上がり時間が基準値以下であるか否かを判定することを特徴とする請求項１〜３の何れか１項に記載のノイズ解析装置。
【請求項５】
電源ノイズ解析に係る基本単位回路を前記半導体集積回路の内部回路の解析モデルとして組み込む組み込み工程と、
前記半導体集積回路のレイアウトの前段階で、内部回路への電源供給を制御する複数のスイッチ群を有する電源制御回路を用いた半導体集積回路にて内部回路の電源の接続及び切断を行った際に発生する電源ノイズを算出する電源ノイズ算出工程とを有するノイズ解析方法。
【請求項１】
電源ノイズ解析に係る基本単位回路の解析モデルを作成する解析モデル作成部と、
前記解析モデル作成部で作成した基本単位回路を前記半導体集積回路の内部回路の解析モデルとして組み込み、前記半導体集積回路のレイアウトの前段階で、内部回路への電源供給を制御する複数のスイッチ群を有する電源制御回路を用いた半導体集積回路にて内部回路の電源の接続及び切断を行った際に発生する電源ノイズを算出する電源ノイズ算出部とを有するノイズ解析装置。
【請求項２】
前記算出された電源ノイズが基準値以下であるか否かを判定する基準値判定部を有することを特徴とする請求項１記載のノイズ解析装置。
【請求項３】
前記解析モデル作成部で作成する解析モデルは、前記電源制御回路により前記半導体集積回路の内部回路を電源に対して接続又は切断した際に、前記内部回路の電源に流れ込む電流を評価可能な基本単位回路であることを特徴とする請求項１又は２記載のノイズ解析装置。
【請求項４】
前記内部回路内のパワードメインに供給される電源の立ち上がり時間を算出する電源立ち上がり時間算出部をさらに有し、
前記基準値判定部は、前記算出された電源の立ち上がり時間が基準値以下であるか否かを判定することを特徴とする請求項１〜３の何れか１項に記載のノイズ解析装置。
【請求項５】
電源ノイズ解析に係る基本単位回路を前記半導体集積回路の内部回路の解析モデルとして組み込む組み込み工程と、
前記半導体集積回路のレイアウトの前段階で、内部回路への電源供給を制御する複数のスイッチ群を有する電源制御回路を用いた半導体集積回路にて内部回路の電源の接続及び切断を行った際に発生する電源ノイズを算出する電源ノイズ算出工程とを有するノイズ解析方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１１−２２７５７６（Ｐ２０１１−２２７５７６Ａ）
【公開日】平成２３年１１月１０日（２０１１．１１．１０）
【国際特許分類】
【出願番号】特願２０１０−９４２３１（Ｐ２０１０−９４２３１）
【出願日】平成２２年４月１５日（２０１０．４．１５）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２３年１１月１０日（２０１１．１１．１０）
【国際特許分類】
【出願日】平成２２年４月１５日（２０１０．４．１５）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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