【課題】外部電源電圧を降圧するレギュレータを内蔵することによるチップ面積の増大を抑え且つ降圧電圧の安定化を実現できる半導体集積回路を提供する。
【解決手段】外部電源電圧（Ｖｅｘｔ）よりも低い内部電源電圧（Ｖｉｎｔ）で動作する内部回路を持つ半導体集積回路において、内部電源電圧を生成するレギュレータ（１５０〜１５７）を、バッファ及び保護素子を配置するための第２の領域（２）に配置することにより、降圧電源回路のオンチップ化による面積オーバヘッドを低減する。降圧電圧を伝達するループ状の電源幹線（Ｌ２０）を用い、電源幹線に外付け安定化容量を接続するための電極パッドを設ける等により、低消費電力を更に促進する。 （もっと読む）

【課題】大規模な半導体集積回路であってもノイズ耐性評価が短時間で可能なノイズ耐性評価方法を提供する。
【解決手段】回路ネットリストを作成する第１のステップＳ１１と、能動素子を受動素子回路に置き換えて置換回路ネットリストを作成する第２のステップＳ１２と、トランジスタの制御端子に該当する制御ノードを抽出する第３のステップＳ１３と、ノイズ注入ノードを設定する第４のステップＳ１４と、所定周波数のノイズを設定し、互いに異なる制御ノードとノイズ注入ノード間の経路のインピーダンスを計算する第５のステップＳ１５と、制御ノード、ノイズ注入ノードおよび経路の各組み合わせにおけるインピーダンスのリストを作成する第６のステップＳ１６と、インピーダンスの最小値から半導体集積回路のノイズ耐性を判定する第７のステップＳ１７とを有してなるノイズ耐性評価方法１００とする。 （もっと読む）

【課題】半導体回路内のパッド間の電流の流れやすさを精度よく解析する。
【解決手段】ＥＳＤ保護素子が接続された２つのパッド間の一方側から他方側に流れる電流の流れ易さを数値化した第１テーブル作成手段と、反対向きの電流の流れ易さを数値化した第２テーブル作成手段と、第１及び第２テーブルを合成して、最も電流が流れ易い経路を数値化した第３テーブル作成手段と、第３テーブルに基づいて、任意のパッド間で、ＥＳＤ保護素子を経由する全経路について、電流の流れ易さを数値化した第４テーブル作成手段と、全ＥＳＤ保護素子を削除した状態で、任意のパッド間の電流の流れ易さを数値化した第５テーブル作成手段と、第４及び第５テーブルとに基づいて、任意のパッド間で、ＥＳＤ保護素子を通過する経路と通過しない経路の電流の流れ易さの比較結果が一致しない場合に、対応するパッド同士の組合せと、パッド間の経路とを提示する手段４と、を備える。 （もっと読む）

【課題】 最小限度の層の変更のみでレイアウト変更を可能にし、マスク製作費用を最小限に抑え、変更箇所以外でのタイミングを保持する。
【解決手段】 半導体集積回路のレイアウト変更方法は、半導体集積回路のレイアウト上の所定の箇所に、既存の配線層とは接続しない不接続層を含む複数層にわたるスタック構造のダミービアをあらかじめ配置し、レイアウト変更時に、所望の位置のスタック構造のダミービアに接続する新規配線を配置し、当該選択されたダミービアの前記不接続層にビア層を挿入する。 （もっと読む）

【課題】簡易で精度の高いＯＤＴ回路の抵抗補償方式を提供することを目的とする。
【解決手段】複数のトランジスタの組み合わせによって所望の抵抗値と同等の抵抗値を実現するＯＤＴ回路２００であって、組み合わせるべきトランジスタを順次選択することにより、選択されたトランジスタによって実現される抵抗値を順次変化させる構成である。 （もっと読む）

【課題】 クロックツリー及びクロックツリーに接続されたＦＦ回路全体で消費電力を低減できるクロックツリー設計方法及び装置を提供する。
【解決手段】 自動配置配線処理を実行してクロックツリーを作成するクロックツリー設計方法であって、通常の自動配置配線処理により第１クロックツリーを作成する第１クロックツリー作成工程と、少なくとも第１クロックツリー及び第１クロックツリーに接続されたＦＦ回路の消費電力を算出する第１消費電力算出工程と、前記ＦＦ回路のクロックピンのピン容量を初期設定値より大きい値に変更するピン容量変更工程と、ピン容量の変更後に自動配置配線処理を実行して第２クロックツリーを作成する第２クロックツリー作成工程と、少なくとも第２クロックツリー及び第２クロックツリーに接続されたＦＦ回路の消費電力を算出する第２消費電力算出工程を有する。 （もっと読む）

【課題】不良箇所を容易に特定し得る半導体装置及びその形成方法並びにその設計方法を提供する。
【解決手段】配線パターン３２ａと、ダミーパターン３２ｂと、一方の端部が配線パターンに電気的に接続され、他方の端部がダミーパターンに電気的に接続されたヒューズ３２ｃとを有している。 （もっと読む）

【課題】ダミーゲートパターンを形成するためのレジストパターンが倒れることを抑制する。
【解決手段】ダミーゲートパターン２２０は、複数の第１のダミーゲート電極２２２と、第２のダミーゲート電極２２４を備えている。第１のダミーゲート電極２２２は、ゲート電極１１２と同一方向を向いている。第２のダミーゲート電極２２４は、第１のダミーゲート電極２２２とは異なる方向、例えば直交する方向を向いており、第１のダミーゲート電極２２２を他の第１のダミーゲート電極２２２に接続している。本実施形態において全ての第１のダミーゲート電極２２２は、第２のダミーゲート電極２２４によって、他の第１のダミーゲート電極２２２に接続されている。 （もっと読む）

【課題】回路規模の増大を抑制しつつスキャンテスト時の消費電力を削減する半導体集積回路の設計装置および設計方法を提供する。
【解決手段】対象抽出部１０２は、組み合せ回路のうちの活性化状態が評価される対象となる回路部分を抽出する。削減量算出部１０４は、組み合せ回路に入力されるスキャンフリップフロップのそれぞれの出力信号を１個ずつ固定化してスキャンフリップフロップ毎の消費電力の削減量を算出し、評価部１０８は、その結果に基づいて、スキャンフリップフロップの出力信号を固定化したときの消費電力の削減量が最も多いスキャンフリップフロップを選択する。固定化情報蓄積部１０６は固定化情報を保持し、対象抽出部１０２はその固定化情報に基づいて、評価対象となる回路部分を抽出する。評価部１０８は、抽出された回路部分毎に１つのスキャンフリップフロップを選択し、削減できる消費電力値の合計が所定の値になるまで上記を繰り返す。 （もっと読む）

【課題】論理回路内部のスキャン・チェイン上の単一固定故障に対して、スキャン・チェインに特化した故障辞書を用いて、テスト結果と照合することで、処理時間を短縮して推定する。
【解決手段】論理回路の構成情報と、スキャン・テストパタンと、故障スキャン・チェイン特定手段２２と、スキャン・チェイン故障辞書を作成しスキャン・チェイン故障辞書記憶部３４に記憶するスキャン・チェイン故障辞書作成手段２５と、故障スキャンＦＦ絞り込み手段２３と、フェイル出力情報を階層毎に比較照合して一致する故障候補箇所のパスビットも含めた一致率を算出し、スキャン・チェイン名（番号）とスキャンＦＦ名とスキャン・ビット番号と信号線と信号線分岐と故障種別と一致率とレイアウト情報と近接信号線情報を、故障推定結果として出力するスキャン・チェイン故障辞書照合手段２６を備える。 （もっと読む）

【課題】制御信号の系統を整理して、不定信号伝播防止回路等の検討漏れの危険性を回避し、さらに、自動化ツールへの搭載へ向けた検討を容易にし、また、チップ内部での電源遮断制御を容易化することができる半導体集積回路装置を提供する。
【解決手段】半導体集積回路装置において、各独立した電源領域ＡｒｅａＡ〜ＡｒｅａＩごとに電源遮断の優先順を設け、優先順の高い回路がＯＮしている場合にはそれより優先順の低い電源領域はＯＦＦにできないという規則を設けて、設計方法の容易化を図る。また、各独立した電源領域ＡｒｅａＡ〜ＡｒｅａＩ内において、さらに別の電源を印加できる領域を設け、その領域に中継バッファ（リピータ）やクロックバッファ、情報退避用の情報保持ラッチを集積する。レイアウト上は、電源線の電流を分散させる目的でセルがロウ方向に並ぶ方向と垂直な方向にまとめてレイアウトすればよい。 （もっと読む）

【課題】半導体装置を構成する回路ブロックにおけるトランジスタの信頼性劣化を考慮した半導体装置の設計方法を提供する。
【解決手段】経時劣化計算部１１は、複数のトランジスタで構成される回路のネットリスト（回路記述ファイル１０１）、設計情報１０２を用いて、複数のトランジスタのうちの１つのトランジスタの回路定数を変化させて劣化後の回路動作特性（第１の特性）を算出する。解析部１２は、第１の特性に変曲点があるかどうかを判定し、ある場合、変曲点に相当する回路定数を修正後の定数と決定する。変曲点がない場合、経時劣化計算部１１は、更に劣化前の回路動作特性（第２の特性）を算出し、解析部１２は、第１及び第２の特性に基づき、修正後の定数を決定する。解析部１２は、ネットリストのうちの１つのトランジスタの回路定数を修正後の定数へ修正し、修正回路記述ファイル１０３を生成する。 （もっと読む）

【課題】電圧が供給される電源の数が増大するのを抑えることが可能な集積回路を提供する。
【解決手段】開示の集積回路は、第１及び第２の電源配線と、フリップフロップ回路と、スイッチ素子とを備える。第１及び第２の電源配線は共通の電源に接続されている。フリップフロップ回路は、集積回路に対する電源からの電圧供給が停止された場合であっても、データを保持することが要求される。当該フリップフロップ回路は、第１の電源配線に接続されている。スイッチ素子は、例えばトランジスタスイッチであり、電源から電圧を供給するか否かを切り替えるためのものである。スイッチ素子は第２の電源配線に設けられている。 （もっと読む）

【課題】異なるクロックで動作する回路を有する半導体集積回路において、回路規模を増大させることなく、実使用でのクロックでスキャンテストの実施が可能なスキャンテスト回路を備えた半導体集積回路を提供する。
【解決手段】異なるクロックのうち低い周波数でスキャンデータを全てのスキャンフリップフロップに設定し、遅延テストの実施の際には異なるクロックドメイン間でのデータの転送が発生しないようにクロックを遮断し、遅延テストを実施する。 （もっと読む）

【課題】ダイオードセルを有する半導体装置において、ダイオードセルに隣り合う標準セルについて、光近接効果によるゲート長のばらつきを確実に抑制できるレイアウトを提供する。
【解決手段】標準セルＣ１は、Ｙ方向に延び、Ｘ方向に同一ピッチで配置されたゲートパターンＧ１，Ｇ２，Ｇ３を有する。ダイオードセルＣ２は標準セルＣ１にＹ方向において隣り合っている。ゲートパターンＧ１，Ｇ２，Ｇ３は、各終端部ｅ１，ｅ２，ｅ３がＹ方向において同じ位置にあり、Ｘ方向における幅が同一である。ダイオードセルＣ２は、ダイオードとして機能する拡散層Ｄ１〜Ｄ１０に加えて、標準セルＣ１のゲートパターンＧ１，Ｇ２，Ｇ３の終端部ｅ１，ｅ２，ｅ３に対向するように配置された、ゲートパターンＧ４，Ｇ５，Ｇ６からなる複数の対向終端部ｅｏ１，ｅｏ２，ｅｏ３を備えている。 （もっと読む）

【課題】複数のスタンダードセルを有する半導体装置のチップ面積をさらに小さくする。
【解決手段】半導体装置ＳＤ１は第１および第２スタンダードセルＳＣ１，ＳＣ２を備える。第１スタンダードセルＳＣ１は、拡散領域Ａｎ１１、拡散領域Ａｎ１１に対向する機能素子領域ＦＥ１、および金属層ＭＴ１１を有する。第２スタンダードセルＳＣ２は、拡散領域Ａｎ１１に連続する拡散領域Ａｎ２１、拡散領域Ａｎ２１に対向する機能素子領域ＦＥ２、ならびに拡散領域Ａｎ２１および機能素子領域ＦＥ２の間に形成された拡散領域ＣＲ２１を有する。金属層ＭＴ１１および機能素子領域ＦＥ２は、拡散領域Ａｎ１１、拡散領域Ａｎ２１、および拡散領域ＣＲ２１通して電気的に接続される。 （もっと読む）

【課題】フォトリソグラフィ工程で生じる光近接効果に起因するゲート長のばらつきとゲートの寄生容量のばらつきを抑制し、標準セルの実際の特性を反映させたライブラリを設計可能とし、これにより設計マージンを小さくして高性能な半導体集積回路を提供する。
【解決手段】標準セルＳｃ１を配列して半導体集積回路を設計する方法において、標準セルＳｃ１を構成するゲートパターン５の端部に、該ゲートパターン５と垂直な方向にダミーパターン３を配置し、該ダミーパターン３の配置により、ゲートパターン５の端部での該ゲートパターンの占有密度の低下を補う。 （もっと読む）

【課題】半導体装置及びその製造方法において、ゲート電極部の幅及びゲート電極部からの突き出し長のばらつきを低減する。
【解決手段】半導体装置は、ゲート電極部及び突き出し部を有する実パターン４３１と、実パターン４３１に並んで配置されるダミーパターン４３３とを含む複数のラインパターンを備える。２つのダミーパターン４３３と、これらに挟まれ且つ実パターン４３２を含むラインパターンとにより、同一間隔を空けて並走するラインパターン並走部が構成される。ラインパターン並走部の各ラインパターンは、同一の幅を有すると共に、互いに実質的に面一なライン終端部４１４を有する。各ライン終端部４１４の延長線上に、同一の終端部間距離４０３を空けて、ライン終端部均一化ダミーパターン４２０が形成される。ライン終端部均一化ダミーパターン４２０は、ラインパターンと同一幅で且つ同一間隔に形成された複数のライン状のパターンを含む。 （もっと読む）

【課題】消費電力を削減した半導体集積回路及びその設計方法を提供する。
【解決手段】半導体集積回路の設計方法は、複数の標準フリップフロップ回路及び低消費電力フリップフロップ回路を配置するステップと、セルタイプを指標に含む評価関数を用いて、配置されたフリップフロップ回路を複数のクラスタにグループ化するステップと、標準フリップフロップ回路のみで構成されたクラスタに対して第１クロックバッファを割り当て、低消費電力フリップフロップ回路を含むクラスタに対して前記第１クロックバッファよりサイズの大きい第２クロックバッファを割り当てるステップと、クロック配線するステップと、を備える。 （もっと読む）

【課題】信号配線を自由にレイアウトすることのできる、半導体装置、半導体装置のレイアウト装置、及び半導体装置のレイアウト方法を提供する。
【解決手段】半導体装置は、主面及び裏面を有する基板と、前記主面上に設けられ、機能セル群が形成された機能セル層と、前記機能セル層上に積層された複数の配線層と、前記複数の配線層に設けられ、電源電圧を前記機能セル群に供給する、電源配線部と、前記基板を貫通する貫通ビア群とを具備する。前記電源配線部は、前記複数の配線層のうちの最下層に設けられた最下層電源配線群を有する。前記貫通ビア群は、前記裏面から前記最下層にまで伸びており、前記最下層において前記最下層電源配線群に接続される。前記最下層電源配線群は、分岐して伸びる部分を有している。 （もっと読む）