【課題】クロストーク解析による解析結果の悲観性を削減することが可能なクロストーク解析装置を提供すること。
【解決手段】係数格納部２９は、パスに含まれるネットの段数に応じて規定された係数を格納する。クロストーク値計算部２４は、レイアウトデータ格納部２８に格納されるレイアウトデータを参照して、パスにおける最悪条件のクロストークによって発生する遅延時間を計算する。係数抽出部２５は、解析対象のパスに含まれるネットの段数を抽出し、係数格納部２９に格納される係数の中から抽出された段数に対応する係数を抽出する。そして、遅延時間計算部２６は、クロストーク値計算部２４によって計算された遅延時間に係数を乗算する。したがって、クロストーク解析による解析結果の悲観性を削減することが可能となる。 （もっと読む）

【課題】スキャンチェイン上の隣接するＦＦの異なる論理値を持つ頻度が大きくなることでテスト時のＩＲドロップを回避する技術を提供する。
【解決手段】期待値導出処理モジュールＭ１が各ＦＦの論理値を確率伝播の計算または論理シミュレーションの実施によって導出する。グルーピングモジュールＭ２は求めた論理値を参照して検査対象のＦＦをいくつかのグループにグルーピングする。スキャンチェイン構成モジュールＭ３は論理値「１」を取り込む頻度が背反する２つのグループをペアにして、一方を論理反転させて１つのスキャンチェインを構成する。 （もっと読む）

【課題】 静電気放電（ＥＳＤ）シリコン制御整流器（ＳＣＲ）構造体のための設計構造体及び方法を提供すること。
【解決手段】 設計構造体は、設計、製造、又は設計の試験のために機械可読媒体内で具現化される。設計構造体は、基板内に形成され第１及び第２のシリコン制御整流器（ＳＣＲ）を含む。さらに、第１及び第２のＳＣＲは各々、第１及び第２のＳＣＲ間で共有される少なくとも１つの構成要素を含む。 （もっと読む）

【課題】電磁信号のための低位相速度を与えるミリメートル波伝送線構造を含む半導体構造、このための設計構造、およびこれを動作させるための方法を提供する。
【解決手段】接地面および伝送線は、誘電材料層の積層において提供される。伝送線において、第１の幅を有する第１の伝送線部分は、第２の幅を有する第２の伝送線部分と交互に交差（インターレース）されている。第２の幅は第１の幅より大きいので、固定幅を有する伝送線に比べて、伝送線のインダクタンスが増大する。誘電材料層の積層において、接地面と伝送線部分との間に金属フィンを設けることも可能である。金属フィンを接地面に接地して、伝送線と接地面との間の静電容量を増大させることも可能である。伝送線と接地面との間のインダクタンスおよび単位長当たりの静電容量の増大を有利に用いて、伝送線を介して伝送される電磁信号のための低い位相速度を与える。伝送線構造の設計構造を提供する。 （もっと読む）

【課題】フリップチップ構造を有する半導体集積回路装置において、パッドからチップ内部素子へ加わる応力の影響に起因するタイミング信頼性の劣化を低コストで防止する。
【解決手段】応力の影響を受けるパッド下側のセル配置位置、又はパッド配置位置若しくはバンプ配置位置等について、応力の影響に起因するＬＳＩの動作不具合が発生しにくいように予めレイアウトしておく。 （もっと読む）

【課題】半導体集積回路装置の集積度の向上を図ることのできる技術を提供する。
【解決手段】セルの高さ方向に隣接して配置されるセルｒｏｗ上段の２入力ＮＡＮＤ回路６とセルｒｏｗ下段のインバータ回路１との間の結線に、２層目以上の配線を用いずに、１層目の配線Ｍ１よりも下層に位置し、２入力ＮＡＮＤ回路６またはインバータ回路１を構成するＭＩＳＦＥＴのゲート電極７Ｎ２，７Ｐ２と一体化した導電体膜からなる配線８を用いる。 （もっと読む）

【課題】半導体チップにおける電源領域の最適な分割仕様を遺伝的アルゴリズムを利用して探索する電源領域分割仕様探索プログラムを提供する。
【解決手段】現世代の複数の分割候補毎に評価関数により評価値を算出するステップＳ１０１と、評価値が低い分割候補を淘汰するステップＳ１０２とを実行し、淘汰されなかった各分割候補については、各モジュールの移動確率を算出するステップＳ１０３と、他のグループに移動させる候補となるモジュールを決定するステップＳ１０４と、他のグループに属する各モジュールと移動候補のモジュールとの間の相関性に基づいて相関度を算出し、他のグループに対する移動先確率を算出するステップＳ１０５と、移動先となるグループを決定して移動するステップＳ１０６とを実行し、淘汰された各分割候補については、新たな分割候補を生成するステップＳ１０７を実行することによって、次世代の複数の分割候補を生成する。 （もっと読む）

【課題】回路素子の静電破壊を抑制できる、貫通電極を用いた半導体装置及び半導体装置の製造方法を提供すること。
【解決手段】複数の半導体基板を積層して含む半導体装置であって、半導体基板のうち所与の半導体基板を貫通し、半導体装置の外部端子と電気的に接続する貫通電極５３と、所与の半導体基板に設けられた回路素子１３と、静電放電保護回路４２とを含み、静電放電保護回路４２と貫通電極５３との配線抵抗が、回路素子１３と貫通電極５３との配線抵抗よりも小さく構成する。静電放電保護回路４２が、所与の半導体基板において、貫通電極５３から最も小さい配線抵抗で接続されていてもよい。 （もっと読む）

集積回路（ＩＣ）内で実現される回路設計を、静電放電（ＥＳＤ）から保護するための方法は、共通の重心（１３０）を共有するように、第１の装置アレイ（２４５）および第２の装置アレイ（２５０）を備える装置アレイ対（１０４および１０８）をＩＣ上に配置することを含み、第１および第２の装置アレイは一致している。第１のＥＳＤダイオードアレイ（２２０）および第２のＥＳＤダイオードアレイ（２２５）を備えるＥＳＤダイオードアレイ対（１１０）は、ＩＣ上に、第１および第２の装置アレイを含む第１の周辺部（１１５）に隣接して配置され得、第１および第２のＥＳＤダイオードアレイは共通の重心を共有するとともに、一致している。第１のＥＳＤダイオードアレイの各ＥＳＤダイオード（２２０）のカソード端子は、第１の装置アレイ（２４５）の入力に結合され、第２のＥＳＤダイオードアレイの各ＥＳＤダイオード（２２５）のカソード端子は、第２の装置アレイ（２５０）の入力端子に結合され得る。
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【課題】電源配線の近傍にビアが配置されたセルの使用が可能な半導体集積回路装置およびレイアウト方法を提供する。
【解決手段】ＶＤＤ電源ストラップ３１１、３１２に接続される中間層配線２１とセル列ＶＤＤ電源配線１１を接続する複数の電源ビア１３、およびＶＳＳ電源ストラップ３２１、３２２に接続される中間層配線２２とセル列ＶＳＳ電源配線１２を接続する複数の電源ビア１３が、高密度領域、低密度領域および無配置領域に分けて配置される。その無配置領域に、電源配線付近にセル内ビアが配置されてセル面積が削減された省面積セルが配置される。 （もっと読む）

【課題】電子デバイスの更なる微細化及び高集積化が進んでも、リソグラフィー及びエッチングにより被加工対象の極めて高い寸法精度を達成し、信頼性の高い電子デバイスを実現する。
【解決手段】被加工対象上に形成されたレジスト膜を加工してレジストパターンを形成する工程と、レジストパターンをマスクとして、所定のエッチング条件で被加工対象をエッチングする工程とを実行する際に、形成されたレジストパターンの寸法及び形状（膜厚及びテーパ角度）を測定し、測定されたレジストパターンの寸法及び形状に基づいて前記エッチング条件を調整する。 （もっと読む）

【課題】スキャンベースの集積回路中のＡＴＥでのテストデータ量およびテスト適用時間を削減する。
【解決手段】複数のスキャンチェーンを含むスキャンベースの集積回路において、ブロードキャスタ２０８を設け、ブロードキャスタ２０８内に仮想スキャン制御機構およびスキャンコネクタを持つ。ブロードキャスタ２０８の機能は、仮想スキャン制御機構に記憶された値のプログラム可能な機能であり、実現され得るマッピング数には限界がなく、これによって従来のブロードキャストスキャンの厳しい入力制約条件が緩和され、より多くのテスト可能故障をテストするためのブロードキャストスキャンパターン２１９を生成する能力が強化される。 （もっと読む）

【課題】配線混雑を招いたり、他のセルの配置の障害となることなく、且つタイミングエラーを起こさずに複数のタイミング調整用バッファを駆動させることが可能な半導体集積回路の設計装置及び設計方法を提供することを目的とする。
【解決手段】上記課題は、バウンダリスキャン機能を有する半導体集積回路の設計装置であって、複数のタイミング調整用バッファ間の距離を算出する距離算出手段と、前記距離算出手段により算出された距離に基づき、所定期間内にコントロール信号により前記複数のタイミング調整用バッファが駆動するように、複数のバウンダリスキャンレジスタを前記コントロール信号の供給元の後段に挿入する挿入手段と、を有する半導体集積回路の設計装置により達成される。 （もっと読む）

【課題】クロック信号の遅延量を低減する。
【解決手段】予め定められた最小パルス時間以上のパルス時間を有する差動信号を伝送する伝送回路であって、２本の伝送線の電位差として、差動信号を送出する駆動部１０２ａと、２本の伝送線の電位差により差動信号を受け取ることにより、差動信号に基づいて動作する被駆動部１０２ｂと、２本の伝送線を電気的に接続する接続抵抗１０４とを備える。また、接続ＭＯＳトランジスタは、被駆動部の受信端の近傍に設けられてよい。 （もっと読む）

【課題】従来技術よりもＤＲＣエラーの少ない（結線率の高い）配線結果を得ることのできる配線設計方法を提供する。
【解決手段】第１配線部分とボンディングワイヤを介して接続された第２配線部分を有したＳｉＰの配線を設計するための配線設計方法であって、第１配線部分又は第２配線部分のＤＲＣエラーの有無を判定し、ＤＲＣエラーが有る場合に該エラーを選択する工程（Ｓ１０１）、選択されたＤＲＣエラーに関する複数のネットを特定する工程（Ｓ１０３）、特定されたネットの配線を引き剥がす工程（Ｓ１０４）、特定されたネットのボンディングワイヤ割り当てを変更する工程（Ｓ１０５）、特定されたネットをＤＲＣエラーが生じないように再配線する工程（Ｓ１０６）、再配線の結果を受け入れるか否かを判断する工程（Ｓ１０７）、を有する。 （もっと読む）

【課題】実動作時の素子間の特性劣化量の差による動作不良の発生を抑制し、設計マージンを削減できる半導体集積回路を提供する。
【解決手段】複数のバッファ１４を介してクロック信号ＣＳが与えられ、前記クロック信号に同期して、遷移頻度が所定値以下のデータ信号Ｓ１を保持して出力する第１のフリップフロップ１２と、前記第１のフリップフロップの出力信号が与えられ、所定の演算を行って出力する回路ブロック１１と、複数の第２のバッファ１４を介して前記クロック信号が与えられ、前記クロック信号に同期して、前記回路ブロックの出力信号を保持して出力する第２のフリップフロップ１３と、前記第１のバッファ又は前記第２のバッファに接続され、モード切り替え信号ＭＳに基づいて前記クロック信号の伝播に要する時間を切り替える遅延調整回路１５と、を備える。 （もっと読む）

【課題】レイアウトの効率化と周波数帯域に応じたノイズ抑制との双方を満足させる。
【解決手段】キャパシタのゲート幅と相関する周波数特性別にサイズの異なるセルを識別するための第１の分類と、周波数特性の異なるセルをサイズ別に識別するための第２の分類とに分類可能な複数のセルを記憶する。指定された周波数特性および配置エリアの組み合わせごとに、周波数特性に対応したセル群を第１の分類に基づき選択し、選択したセル群からより大きいサイズのセルを優先的に読み出し、配置エリアを充填するよう前記読み出したセルを配置する。全ての配置エリアに対しキャパシタ密度に関するルール違反の有無を検査する。違反を検知した場合、配置したセルのうち、より広いゲート幅のセルを前記第２の分類に基づく同一サイズのより狭いゲート幅のセルに置き換え、ルール違反に関する検査を再試行する。 （もっと読む）

【課題】クロストークノイズを防止し、かつ、十分に配線リソースの使用を低減して、チップコストを低減することができる半導体集積回路、半導体集積回路のレイアウト方法、及び半導体集積回路のレイアウトプログラムを提供する。
【解決手段】シールド配線２４及びＮＡＮＤ回路１４_１〜１４_３により通常動作時の信号レベルが一定に保たれるスキャンパス２６_１〜２６_３の一方がクロックパス２２に隣接するように、クロックパス２２の両側に配線されている。 （もっと読む）

【課題】 積層数をさほど増やすことなく、配線長が１００μｍを越える配線の数を減少させることができ、回路性能の向上をはかる。
【解決手段】 ３次元集積回路の設計方法であって、集積回路を、Ｘ方向に短くＹ方向に長いＸＹ平面上の仮のレイアウト領域に配置した後（Ｓ１）、仮のレイアウト領域をＹ方向に２Ｎ個以上の小領域に分割すると共に、Ｎ個の小領域毎に１つのブロックを構築し（Ｓ２）、小領域のｋＮ番目及びｋｎ＋１番目が最上層又は最下層になるように、各ブロックを小領域単位でＹ方向に折り畳み、Ｎ層の集積回路を積層する（Ｓ３）。 （もっと読む）

【課題】ＦＰＧＡピンをそれに対応する周辺回路ピンに最短距離で配線接続するレイアウト。
【解決手段】ピンアサインされていないＦＰＧＡ３と、ピンアサインされている周辺回路であるメモリ５との回路設計を行うステップと、上記ＦＰＧＡ３とメモリ５とを回路設計に従い基板１上にレイアウトするステップと、上記レイアウト後、ＦＰＧＡピン３４，３５，４０，４１のうち、ピン４０に対して、それに対応するメモリ５のアドレスピン５１に最短配線距離で接続するピンにアサインするステップと、を含む。 （もっと読む）