【課題】動作信頼性を向上させる半導体装置を提供すること。
【解決手段】基板１０内に、互いに離隔して形成された第１乃至第３拡散層１３と、前記第１拡散層１３と前記第２拡散層１３との間の前記基板１０上に第１絶縁膜１４を介在して形成された第１電極１５を備え、前記第１拡散層１３をソースとし、前記第２拡散層１３をドレインとする、第１トランジスタ２０と、前記第２拡散層１３と前記第３拡散層１３との間の前記基板１０上に第２絶縁膜１４を介在して形成された第２電極１５を備え、前記第２拡散層１３をドレインとし、前記第３拡散層１３をソースとする第２トランジスタ２１とを具備し、前記第２トランジスタ２１は、前記第２電極１５及び前記第３拡散層１３に固定電圧が与えられることにより、常時オフ状態とされ、前記第１トランジスタ２０の閾値は、前記第２トランジスタ２１の閾値よりも小さい。 （もっと読む）

【課題】ＥＳＤ保護素子が集積された回路全体の製造コストを低減する。
【解決手段】ＥＳＤ保護素子１００は、ｎチャネルＧＧＦＥＴ構造を有している。ＥＳＤ保護素子１００において、第１ｐ⁺低抵抗領域４１は、第１ｐウエル領域４の一部に、第１ｐ⁺⁺コンタクト領域５とその下の領域、ｎ⁺⁺ソース領域８とその下の領域、第１ＬＤＤ領域６とその下の領域、第１ゲート絶縁膜１２の下の領域、第２ＬＤＤ領域７とその下の領域、およびｎ⁺⁺ドレイン領域９の一部とその下の領域に設けられている。第１ｐ⁺低抵抗領域４１のｎ⁺⁺ドレイン領域９側の端部から、第１ゲート電極１３のｎ⁺⁺ドレイン領域９側の端部までの第１エクステンション距離（ＬＢＰ１）は、０〜０．３μｍの範囲内にある。ＥＳＤ保護素子１００の第１ｐ⁺低抵抗領域４１は、高耐圧デバイスの低抵抗領域と同時に形成される。 （もっと読む）

【課題】サージ電圧に対して、ブレイクダウンのあと、スナップバックし、十分なドレイン電流を確保することができる半導体装置およびその製造方法を提供する。
【解決手段】半導体装置１００は、第１面１１１と第２面１１２を有する低濃度のＮ型半導体としてのN-deep-Well 領域１０１、および第１面１１１側に形成されたＮ型高濃度のソース領域１０３、第１面１１１側でソース領域１０３と間隔をおいて形成されたドレイン領域１０５、ソース領域１０３より第２面側の領域を含んでソース領域１０３を囲むように形成されたＰ型のウェル領域１０２、ドレイン領域１０５より第２面側の領域を含んでドレイン領域を囲むように形成された中濃度のオフセットドレイン領域１０４を有し、オフセットドレイン領域１０４のＰ型ウェル領域１０２に対向する側に、Ｐ領域１０６が形成されている。 （もっと読む）

【課題】ＥＳＤサージ耐量を向上できるようにする。
【解決手段】ＬＤＭＯＳにおいて、ｎ＋型ドレイン領域５を囲むように、ｎ型基板１よりも高濃度に形成され、ｎ＋型ドレイン領域５に近づくほど高濃度となるｎ型領域６を配置する。さらに、ｎ＋型ソース領域８に隣接配置されるｐ＋型コンタクト領域９がｎ＋型ソース領域８の下部まで入り込むようにし、ｎ＋型ソース領域８、ｐ型ベース領域７及びｎ型基板１によって形成される寄生トランジスタがオンし難くなるようにする。 （もっと読む）

【課題】本発明は、保護回路専用の回路パタンや電極を設けることなく、静電気破壊を防止できる半導体装置並びにその製造方法を提供することを目的とする。
【解決手段】本発明に係る半導体装置は、半導体基板と、前記半導体基板上に設けられ、不純物が拡散された半導体層と、前記半導体層に設けられた電気回路と、前記半導体層上に設けられ、前記電気回路に接続された電極と、前記半導体層上に設けられ、接地又は一定電圧に維持された第１の定電圧導体と、を備え、前記電極及び前記第１の定電圧導体は前記半導体層にそれぞれオーミック接触し、前記半導体層は、トラップが導入されたトラップ導入領域を前記電極と前記第１の定電圧導体との間に有することを特徴とするものである。 （もっと読む）

【課題】還流ダイオードの逆回復動作時に生じる振動現象の収束時間を低減することが可能な半導体装置を提供する。
【解決手段】 ユニポーラ動作をする還流ダイオード１００と、還流ダイオード１００に並列接続され、キャパシタ部２１０及び半導体層からなる抵抗部２２０を含む半導体スナバ２００とを備える。抵抗部２２０が、キャパシタ部２１０に接続された第１抵抗領域９０、第１抵抗領域９０に並列に配置された周辺抵抗領域９１、第１抵抗領域９０及び周辺抵抗領域９１の間に第１抵抗領域９０の抵抗値以上の抵抗値を有する抵抗分離領域９２を有する。 （もっと読む）

【課題】容量素子のサイズの増大化を生ぜしめることなく、しかも製造工程数を増加させずに、極めて容量の大きい容量素子を容易に得ることができ、微細化及び高集積化の要請に応えることが可能な電子装置を実現する。
【解決手段】通常の容量絶縁膜の成膜温度よりも高い４３０℃以上５００℃以下の範囲内の成膜温度で、下部電極膜１上に絶縁材料を堆積して、下部電極膜１の上面との間で微細な隙間２ｂを複数有し、隙間２ｂに伴って上面２ａが凹凸状とされた誘電体膜２を形成する。 （もっと読む）

【課題】ＥＳＤ対策をした保護回路および半導体装置を提供する。
【解決手段】集積回路と電気的に接続された信号線と、信号線と第１の電源線との間に設けられた第１のダイオード、及び第１のダイオードと並列に設けられた第２のダイオードと、第１の電源線と第２の電源線との間に設けられた第３のダイオードとを有し、第１のダイオードは、トランジスタをダイオード接続することによって形成されたダイオードであり、第２のダイオードはＰＩＮ接合又はＰＮ接合を有するダイオードである保護回路。上記保護回路は、特に薄膜トランジスタを用いて作製される半導体装置に用いられることで効果を発揮する。 （もっと読む）

【課題】ＲＣスナバ回路の抵抗Ｒの値を任意に設計可能な半導体スナバ回路を用いた半導体装置、電力変換装置、半導体装置の製造方法を提供する。
【解決手段】ユニポーラ動作をする還流ダイオード１００と、還流ダイオード１００に並列接続され、キャパシタ２１０及び抵抗２２０をモノリシックに集積化した半導体スナバ回路２００とを備える半導体装置において、抵抗２２０が、半導体スナバ回路２００の基材となる半導体基体の一部に形成され、半導体基体の比抵抗よりも高い比抵抗を有する高抵抗層を含む。 （もっと読む）

【課題】信頼性の高い半導体装置を製造できるようにする。
【解決手段】半導体膜１１に不純物を注入する工程と、半導体膜１１上にレジストパターン１６を形成し、不純物を注入した半導体膜１１をエッチングによりパターニングして抵抗素子２３を形成する工程と、レジストパターン１６をアッシングにより除去すると共に抵抗素子２３の側面に保護膜２４を形成する工程と、抵抗素子２３をレジスト膜３０で覆う工程と、抵抗素子２３内から不純物が外方に拡散することを抑制し、抵抗素子２３の不純物濃度を所定値以上に保持する膜厚に保護膜２４の厚さを維持しながらレジスト膜３０を除去するウェットプロセスを行う工程を含む。 （もっと読む）

【課題】ＴＤＤＢ寿命が改善された容量素子を有する半導体集積回路装置を提供すること。
【解決手段】半導体集積回路装置１は、基板平面に対して突起する第１半導体層を有する第１電極４と、第１電極４の少なくとも一部の側面に形成された側面絶縁膜５と、第１電極４上及び側面絶縁膜５上に形成された上面絶縁膜６と、側面絶縁膜５及び上面絶縁膜６を覆う第２電極７と、を備える。第１電極４、側面絶縁膜５及び第２電極７は容量素子を形成する。上面絶縁膜６の第１電極４と第２電極７間の厚さは、側面絶縁膜５の第１電極４と第２電極７間の厚さよりも厚い。 （もっと読む）

【課題】本発明は、プラズマ原子層堆積法（プラズマＡＬＤ法）の下地の絶縁膜の絶縁性能を低下させず、プラズマＡＬＤ法での膜形成により高精度の抵抗素子の形成を可能にする。
【解決手段】表面が絶縁性（例えば絶縁層１２）を有する基板１０に、熱的原子層堆積法によって第１抵抗層２１を形成する第１工程と、プラズマ原子層堆積法によって前記第１抵抗層２１上に前記第１抵抗層２１と同種の第２抵抗層２２を形成する第２工程を有する。 （もっと読む）

【課題】高サージ耐量を維持しつつ、電気容量と降伏電圧のトレードオフ関係を解消できる半導体装置を提供する。
【解決手段】本発明の半導体装置は、半導体基板１の一方の面上に形成された絶縁膜２上に、互いに異なる導電型の第１の低濃度半導体層（ｐ⁻型の半導体層３）と第２の低濃度半導体層（ｎ⁻型の半導体層４）が積層されている。また、第２の低濃度半導体層の表面から深さ方向へ、同じ導電型の第１の高濃度半導体層（ｎ^＋型の半導体層５）と第３の高濃度半導体層（ｎ^＋型の半導体層７）が互いに対向して延在しており、それらとは異なる導電型の第２の高濃度半導体層（ｐ^＋型の半導体層６）が第３の高濃度半導体層の層内に埋設されている。さらに、第１と第２の低濃度半導体層それぞれの不純物濃度と厚みが、印加電圧のない状態で、第１と第２の低濃度半導体層が空乏層で覆われるように設定されている。 （もっと読む）

【課題】線形性に優れた半導体抵抗素子を提供する。
【解決手段】本発明の半導体装置は、ＧａＡｓ基板１０１上に形成され、３−５族化合物半導体から構成されるＨＢＴ１３０と、ＧａＡｓ基板１０１上に形成され、ＨＢＴ１３０を構成する半導体エピタキシャル層の少なくとも１層から構成される半導体抵抗素子１２０とを備え、半導体抵抗素子１２０は、ヘリウム不純物を含む。 （もっと読む）

【課題】従来の半導体装置では、寄生Ｔｒのオン電流が半導体層表面を流れることで、素子が熱破壊するという問題があった。
【解決手段】本発明の半導体装置では、ドレイン領域としてのＮ型の拡散層９にＰ型の拡散層１４及びドレイン導出領域としてのＮ型の拡散層１０が形成される。そして、Ｐ型の拡散層１４は、ＭＯＳトランジスタ１のソース−ドレイン領域間に配置される。この構造により、ドレイン電極２８に正のＥＳＤサージが印加され、寄生Ｔｒ１のオン電流Ｉ１が流れた場合にも、寄生Ｔｒ１のオン電流Ｉ１の電流経路がエピタキシャル層深部側となることで、ＭＯＳトランジスタ１の熱破壊が防止される。 （もっと読む）

【課題】製造工程完了後にメモリ素子の駆動に必要な正負両極性の高電圧をメモリ素子に印加することを可能とした半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板１１に形成された被保護素子と、第１の保護トランジスタ４１と、第２の保護トランジスタ４２とを備えている。第１の保護トランジスタ４１は、第２導電型の深いウェル１５の上部に形成された第１導電型の第１のウェル５１に形成されている。第２の保護トランジスタ４２は第２導電型の第２のウェル５２に形成されている。第２のソース・ドレイン拡散層２１Ｂは、第３のソース・ドレイン拡散層２２Ａと電気的に接続され且つ第１のウェル５１と同電位である。第４のソース・ドレイン拡散層２２Ｂは、第２の拡散層２７と電気的に接続され且つ第２のウェル５２及び第２の拡散層２７と同電位である。 （もっと読む）

【課題】高耐圧のノイズやサージから内部回路を守るＥＳＤ保護素子であり、要求される条件により合わせ込みやすい構造のＥＳＤ保護素子を提供する。
【解決手段】高耐圧を有する半導体装置をノイズやサージから守るＬＯＣＯＳオフセット型Ｎチャネル型ＭＯＳを利用したＥＳＤ保護素子１００において、ドレイン側のＬＯＣＯＳ酸化膜-コンタクト間距離１４の内側に抵抗領域１５を設け、この抵抗領域１５の距離を変えることにより、ＥＳＤ保護素子の動作時における寄生バイポーラトランジスタのオン状態を保持する保持電圧を容易に調整することが可能となる。 （もっと読む）

【課題】デプレッション型ＭＯＳトランジスタとエンハンス型ＭＯＳトランジスタによって形成される基準電圧発生回路装置の面積を大きくすることなく基準電圧の温度特性を向上させる。
【解決手段】デプレッション型ＭＯＳトランジスタの濃度プロファイルを、第一導電型チャネル領域の基板表面側の不純物濃度が薄く、かつ前記第一導電型チャネル領域と第二導電型の基板領域もしくはウェル領域にて形成されるＰＮ接合付近の前記第一導電型チャネル領域の不純物濃度が濃くなるように制御することで基準電圧の温度特性を向上させる。 （もっと読む）

【課題】デプレッション型ＭＯＳトランジスタとエンハンス型ＭＯＳトランジスタによって形成される基準電圧発生回路装置の面積を大きくすることなく基準電圧の温度特性を向上させる。
【解決手段】デプレッション型ＭＯＳトランジスタの濃度プロファイルを、第一導電型チャネル領域の基板表面側の不純物濃度が薄く、かつ前記第一導電型チャネル領域と第二導電型の基板領域もしくはウェル領域にて形成されるＰＮ接合付近の前記第一導電型チャネル領域の不純物濃度が濃くなるように制御することで基準電圧の温度特性を向上させる。 （もっと読む）

【課題】半導体装置の製造歩留りを向上させる。
【解決手段】素子分離領域２を含む半導体基板１上に多結晶シリコン膜７と絶縁膜８を形成してパターニングし、多結晶シリコン膜７かならる下部電極１１ａ，１１ｂおよび下部電極１１ａ，１１ｂ間のダミーパターン１２を形成する。下部電極１１ａ，１１ｂおよびダミーパターン１２とそられの上に形成された絶縁膜８を覆うように多結晶シリコン膜１７を形成し、多結晶シリコン膜１７上にキャップ保護膜を形成する。キャップ保護膜上に反射防止膜およびフォトレジストパターンを形成し、フォトレジストパターンをエッチングマスクとして用いて反射防止膜、キャップ保護膜および多結晶シリコン膜１７を順次ドライエッチングすることで、下部電極１１ａ，１１ｂ上に容量絶縁膜としての絶縁膜８を介して多結晶シリコン膜１７からなる上部電極２１ａ，２１ｂを形成してキャパシタ３６ａ，３６ｂを形成する。 （もっと読む）