【課題】異なるフィン高さを有するFinFETを提供する。
【解決手段】集積回路構造は、第１装置領域の第１部分と、第２装置領域の第２部分と、を有する半導体基板からなる。第１半導体フィンは半導体基板上にあり、第１フィン高さを有する。第２半導体フィンは半導体基板上にあり、第２フィン高さを有する。第１フィン高さは第２フィン高さより高い。 （もっと読む）

【課題】半導体基板のクラックを検知することが可能な半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、第１導電型の半導体基板１０と、外部に露出した第１露出部２６及び第２露出部２６とを具備する。半導体基板１０は、第１導電型の第１半導体領域１２と、第１導電型の逆の第２導電型の第２半導体領域１３Ａとを含む。第１半導体領域１２と第２半導体領域１３Ａとの間にＰＮジャンクションが形成される。第１露出部２６及び第２露出部２６を介してＰＮジャンクションのダイオード特性が計測可能なように、第１半導体領域１２及び第２半導体領域１３Ａがそれぞれ第１露出部２６及び第２露出部２６に接続される。第２半導体領域１３Ａは、半導体基板１０の外周１１に沿って延びる帯状に形成される。第２半導体領域１３Ａの外側端は、半導体基板１０の外周端より内側に位置する。 （もっと読む）

集積半導体構成体を有する保護素子と、この保護素子の製造方法が記載される。この保護素子は、少なくも１つのショットキーダイオード（Ｓ）と少なくとも１つのツェナーダイオード（Ｚ）とを有し、電流供給部と電子回路との間に接続される。ここでは前記ショットキーダイオード（Ｓ）のアノードが電流供給部と接続されており、前記ショットキーダイオード（Ｓ）のカソードが電子回路および前記ツェナーダイオードのカソードと接続されており、該ツェナーダイオードのアノードがアースと接続されている。ショットキーダイオード（Ｓ）は、トレンチ・ＭＯＳ・バリア・ジャンクション・ダイオードまたはトレンチ・ＭＯＳ・バリア・ショットキーダイオード（ＴＭＢＳダイオード）またはトレンチ・ジャンクション・バリア・ショットキーダイオード（ＴＪＢＳダイオード）であり、少なくとも１つのトレンチ・ＭＯＳ・バリア・ショットキーダイオードと、ツェナーダイオード（Ｚ）のアノードとして用いられるｐドープ基板とを有する集積半導体構成体を含む。
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【課題】良好な電気的特性を有する半導体装置及びその設計方法並びに半導体装置の製造方法を提供する。
【解決手段】第１のトランジスタが形成される第１の活性領域のパターンと、第２のトランジスタが形成される第２の活性領域のパターンとを配置するステップＳ２と、第１の活性領域及び第２の活性領域と交差するゲート配線のパターンを配置するステップＳ３と、第１の活性領域とゲート配線とが重なり合う領域である第１の領域を抽出するステップＳ４と、第１の活性領域を含む領域上に、圧縮応力膜のパターンを配置するステップＳ５とを有し、第２の活性領域を含む領域上に、圧縮応力膜に隣接する引っ張り応力膜のパターンを配置するステップＳ６とをコンピュータに実行させることにより、半導体装置のレイアウトパターンを取得する工程を有し、圧縮応力膜のパターンを配置するステップでは、第１の領域の縁部の位置に基づいて、圧縮応力膜のパターンの縁部の位置が設定される。 （もっと読む）

【課題】同一ウェル領域にしきい値の異なる絶縁ゲート電界効果トランジスタが形成された半導体集積回路を提供する。
【解決手段】第１抵抗を有する第１領域１４ａ、１４ｂ、１４ｃと第１抵抗より高い第２抵抗を有する第２領域１５ａ、１５ｂとが連接してなる第２導電型のウェル領域１３と、第１領域１４ｂ、１４ｃに形成された絶縁ゲート電界効果トランジスタ１６、１７と、を具備する。ウェル領域１３の一端からウェル領域１３の他端に通電し、電圧降下によりウェル領域１３内に電圧分布を生じさせる。 （もっと読む）

【課題】効果的に不純物がドーピングされた多結晶シリコン膜をキャパシタの電極として使用した有機発光表示装置を提供する。
【解決手段】本発明の実施例による有機発光表示装置は、基板本体、前記基板本体上の同一層に形成された半導体層及び第１キャパシタ電極、前記半導体層及び前記第１キャパシタ電極上に形成されたゲート絶縁膜、前記ゲート絶縁膜を間において前記半導体層上に形成されたゲート電極、そして前記ゲート絶縁膜を間において前記第１キャパシタ電極上に形成されて、前記ゲート電極と同一層に形成された第２キャパシタ電極を含む。そして、前記第１キャパシタ電極及び前記半導体層は、各々不純物がドーピングされた多結晶シリコン膜を含み、前記第２キャパシタ電極は前記ゲート電極より相対的に厚さが薄い。 （もっと読む）

【課題】バイポーラの高耐圧縦型ＰＮＰプロセスをベースに高耐圧、低オン抵抗特性のダイオードで直列ダイオード群を形成する。係る直列ダイオード群を２つ並列接続しブリッジを形成し寄生トランジスタ等によるリーク電流の無い高効率な全波整流回路を構築する。
【解決手段】Ｐ型半導体基板１をアノード、Ｎ型埋め込み層２をカソードとするダイオードと、Ｐ＋型導電層８をアノード、Ｎ型エピタキシャル層５をカソードとするダイオードを電極ＡＣ１で直列接続し直列ダイオード群を形成する。この場合、Ｎ＋型埋め込み層３及びＮ＋型導電層７を形成し、電極ＡＣ１に大きな正電圧が印加された場合にもＰ＋型埋め込み層４の電位よりＮ＋型埋め込み層３の電位が低下するのを防止し、Ｐ＋型埋め込み層４、Ｎ＋型埋め込み層３、Ｐ型半導体基板１をそれぞれエミッタ、ベース、コレクタとする寄生ＰＮＰトランジスタがオンするのを防止する。 （もっと読む）

【課題】 製造工程数の増加を招くことなく形成可能であり、かつ、所望の抵抗値を得ることが可能な抵抗素子を備えた不揮発性半導体記憶装置を提供する。
【解決手段】
半導体基板上に形成されたメモリセルトランジスタと、抵抗素子とを備え、
抵抗素子１０は、抵抗体３０と、抵抗体３０上の前記抵抗体両端部に形成された絶縁膜３１と、第１絶縁膜３１上に形成され、第１絶縁膜に形成された開口部を介して抵抗体３０と接続されたポリシリコン電極層３７と、ポリシリコン電極層３７に電気的に接続されたコンタクトプラグＣＰ３、ＣＰ４と、抵抗体３０上の第１絶縁膜３１の間の領域に形成された絶縁膜３２と、絶縁膜３２上に形成されたポリシリコン電極層３８と、ポリシリコン電極層３８に電気的に接続されたコンタクトプラグＣＰ５と、を有することを特徴とする不揮発性半導体記憶装置。 （もっと読む）

【課題】 半導体集積回路をＥＳＤの過電流ノイズ及びラッチアップ試験の過電流ノイズから保護する保護回路であって、電源端子から保護素子への配線の配置の自由度を高めることができ、チップ面積の増大とはならない、保護回路を提供する。
【解決手段】 ラッチアップ試験の過電流ノイズから保護するバイポーラトランジスタ１２のベース接地電流増幅率を０．５〜１．０になるような構造とすることで、Ｉ/Ｏ端子１０から入ったラッチアップ試験の過電流ノイズは、バイポーラトランジスタ１２を通り接地端子１１へ流れるので、電源端子９からバイポーラトランジスタ１２のベースへの配線を細くすることが可能となり、配線配置の自由度が高まる。 （もっと読む）

【課題】本発明は、ＬＯＣＯＳ酸化膜との境界領域にも、抵抗体を高精度で形成することができ、高精度な抵抗体を有するとともに省スペースを実現する半導体装置を提供することを目的とする。
【解決手段】ＬＯＣＯＳ酸化膜２０を有する半導体基板１０の表面に、抵抗体５０が形成された半導体装置の製造方法であって、
前記ＬＯＣＯＳ酸化膜２０と前記半導体基板１０との境界を覆うように、該境界に沿って境界ポリシリコン膜４０を形成するポリシリコン膜形成工程と、
該境界ポリシリコン膜４０をマスクとして、前記半導体基板１０の表面に不純物を打ち込み、前記抵抗体５０を形成する抵抗体形成工程と、
該抵抗体５０上に２つ以上のコンタクトホール７１を形成するとともに、該コンタクトホール７１同士が直接接続されない配線層７０を形成するコンタクト形成工程と、を含むことを特徴とする。 （もっと読む）

【課題】外部から印加される電源電圧の仕様に対応した、半導体装置の製造方法を提供する。
【解決手段】チャネルイオン注入工程、ゲート酸化膜形成工程、および、ゲート電極パターニング工程の少なくとも１つの工程を、外部から第１の電源電圧が供給されて動作する第１の半導体装置を製造する場合には第１の電源電圧で動作する素子を形成する工程で行い、外部から第２の電源電圧が供給されて動作する第２の半導体装置を製造する場合には第２の電源電圧で動作する素子を形成する工程で行い、また、第１の半導体装置の製造の場合と第２の半導体装置の製造の場合とで少なくとも拡散領域形成工程を共通に行うものである。 （もっと読む）

【課題】動作速度を高速化できる ＳｉＣ ＭＩＳＦＥＴで構成された論理ゲート回路デバイスを得る。
【解決手段】ｎチャネルエンハンスメント型ＳｉＣ ＭＩＳＦＥＴ(２２)と、ｎチャネルデプリーション型ＳｉＣ ＭＩＳＦＥＴ(２２、２２ｂ)とでインバータ、ＮＡＮＤ/ＮＯＲ論理ゲート回路を構成する。 （もっと読む）

【課題】抵抗値のバラツキが小さく良好な特性を示す抵抗素子を有し、高速に動作可能な半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、半導体基板１１内に形成された素子分離領域１２と、第１の活性領域１３Ａと、第２の活性領域１３Ｂと、第１の活性領域１３Ａ上に形成され、第１導電型不純物が導入されたシリコンからなる第１導電型ゲート電極１６Ａを有する第１導電型ＭＩＳトランジスタと、第２の活性領域１３Ｂ上に形成され、第２導電型不純物が導入されたシリコンからなる第２導電型ゲート電極１６Ｂを有する第２導電型ＭＩＳトランジスタと、素子分離領域１２上に形成され、ｐ型不純物が導入されたシリコンからなり、ｎ型ゲート電極１６Ａ及びｐ型ゲート電極１６Ｂよりも抵抗値の大きいｐ型抵抗体１６Ｄとを備えている。 （もっと読む）

【課題】工程数の低減や製造コストの削減を図りつつ、各々が異なる抵抗値を有する複数の拡散層抵抗を備えた半導体装置及び製造方法を提供する。
【解決手段】半導体基板の表面側を酸化又は窒化せしめることによって保護膜４１を形成し、当該保護膜下に伸張し且つ何れかの導電型の不純物を各々が含む複数の拡散層領域２１，２２，２３を形成する。次いで、当該複数の拡散層領域のうちの少なくとも１つの拡散層領域上にフォトレジスト膜を形成し、半導体基板の裏面側に接地電位を供給しつつ、プラズマアッシング処理を当該フォトレジスト膜に施すことによってこれを除去する。最後に、各拡散層領域と電気的に接続された配線層６０を絶縁層４０を介して形成することによって、各拡散層領域を拡散層抵抗とする。 （もっと読む）

【課題】ＥＳＤ耐量が大きく、かつ無効面積の少ないＥＳＤ保護ダイオードを備えた半導体装置を提供する。
【解決手段】半導体基板の上に絶縁膜を介して設けられ、過電圧によりブレークダウンする保護ダイオードが形成された半導体領域と、前記半導体領域に接続され前記保護ダイオードに電流を流す第１及び第２の電極と、を備え、前記保護ダイオードのＰＮ接合は、前記半導体領域の端面に露出し、前記第１及び第２の電極は、前記ＰＮ接合が露出した前記端面から離間して設けられたことを特徴とする半導体装置が提供される。 （もっと読む）

【課題】静電気保護素子の設計マージンが厳しい場合であっても、適切に機能する静電気保護素子を提供する。
【解決手段】Ｐ型ＦＥＴとＮ型ＦＥＴの互いのソース／ドレイン領域濃度を有する半導体層で形成される第一のＰＮ接合素子と、Ｐ型ＦＥＴのソース／ドレイン領域濃度を有する半導体層とＮ型ＦＥＴのチャネル領域濃度を有する半導体層で形成される第二のＰＮ接合素子と、Ｎ型ＦＥＴのソース／ドレイン領域濃度を有する半導体層とＰ型ＦＥＴのチャネル領域濃度を有する半導体層で形成される第三のＰＮ接合素子と、Ｐ型ＦＥＴのチャネル領域濃度を有する半導体層とＮ型ＦＥＴのチャネル領域濃度を有する半導体層で形成される第四のＰＮ接合素子とを具備する半導体集積回路装置を構成する。第一のＰＮ接合素子、第二のＰＮ接合素子、第三のＰＮ接合素子、および第四のＰＮ接合素子のうちの少なくとも２つのＰＮ接合素子を、異なる２つの電位配線間に順方向バイアスに接続して静電気保護回路とする。 （もっと読む）

【課題】アバランシェ耐量が高い半導体装置を提供する。
【解決手段】第１導電型の半導体基板と、前記半導体基板上に形成された第１導電型の第１の半導体層と、前記第１の半導体層上に選択的に形成された第２導電型の第２の半導体層と、前記第２の半導体層の表層部に選択的に形成された複数の第１導電型のソース領域と、前記ソース領域の間に形成された第２導電型のキャリア抜き領域と、前記ソース領域及び前記キャリア抜き領域が交互に配列する第１の方向に延在し、前記ソース領域と前記第１の半導体層との間の電流経路を制御するゲート電極と、を備え、前記ソース領域および前記キャリア抜き領域が設けられた素子領域において、前記キャリア抜き領域が占める面積の割合が大なる部分と、前記キャリア抜き領域が占める面積の割合が小なる部分と、が設けられていることを特徴とする半導体装置が提供される。 （もっと読む）

【課題】被保護素子部、保護素子部及び周辺トランジスタ部を備える半導体装置において、周辺トランジスタ部のゲート絶縁膜と該ゲート絶縁膜よりも膜厚が薄い保護素子部の界面絶縁膜とを同一の工程において形成できるようにする。
【解決手段】半導体基板１の上に、被保護素子用ゲート絶縁膜２を形成し、保護素子部に形成された被保護素子用ゲート絶縁膜２の一部を除去して、開口部１４を形成し、半導体基板１の上部に開口部１４を通して不純物を注入して、保護素子部にダイオードを形成し、ダイオードの上部に酸化抑制材を注入して、酸化抑制層９を形成し、半導体基板１における周辺トランジスタ部の少なくとも一部とを露出し、露出した半導体基板１の上にゲート絶縁膜１１を形成すると共に、酸化抑制層９の上に界面絶縁膜１２を形成し、被保護素子用ゲート絶縁膜２、ゲート絶縁膜１１及び界面絶縁膜１２の上にゲート電極１３を形成する。 （もっと読む）

【課題】半導体素子の温度を迅速に、且つ感度よく検出できる温度検出用ダイオードを備えた半導体装置を提供することである。
【解決手段】本発明にかかる半導体装置は、半導体層１ａに形成された半導体素子と、半導体層１ａが有する凹部１１に絶縁膜５ａを介して形成された温度検出用のダイオード７と、を備える。半導体素子は、半導体素子の表面に設けられ、且つ半導体素子の出力を取り出す出力パッドＳＰを有し、ダイオード７は、半導体素子の平面視において、出力パッドＳＰの周囲に配置されている。 （もっと読む）

【課題】 抵抗素子の抵抗値の選択範囲を拡大し、且つ抵抗層形成後にシリサイドブロックを形成せずに該抵抗層のシリサイド化を防止することを可能にする。
【解決手段】 半導体領域１１上に絶縁膜１５を形成し、絶縁膜１５を介して半導体領域１１に不純物のイオン注入１２を行う。これにより、絶縁膜１５の下に抵抗層１３が形成されるとともに、抵抗層１３に隣接して電極領域１４が形成される。その後、電極領域１４の表面にシリサイド膜１７を形成する。このとき、絶縁膜１５は、抵抗層１３がシリサイド化されることを防止するシリサイドブロックとして機能する。イオン注入１２として、同一半導体基板上に形成されるＭＯＳトランジスタのソース／ドレイン領域への不純物注入工程を利用し得る。 （もっと読む）