【課題】多層配線構造を使って、キャパシタンスが大きく、かつキャパシタンス値が安定なキャパシタ素子を半導体基板上に集積化する。
【解決手段】多層配線構造１８は、少なくとも第１層目の層間絶縁膜１６と、第１層目の層間絶縁膜中に埋設された第１配線層と、を含み、第１配線層は、第１の電源に接続され前記第１の層間絶縁膜中に埋設された第１の配線パタ―ン１５Ｃ１と、第２の電源に接続され前記第１の層間絶縁膜中に埋設された第２の配線パタ―ン１５Ｃ２と、を含み、第１の配線パタ―ンと前記第２の配線パタ―ンとは容量結合して第１のキャパシタを形成し、第１の配線パタ―ンは積層配線パタ―ン１３Ｃ上に形成されて、前記第４の電極パターン１３Ｇと容量結合して第２のキャパシタを形成し、第４の電極パターンは第２の配線パタ―ンに電気的に接続されている。 （もっと読む）

【課題】オフトラ型ＥＳＤ保護素子のＥＳＤ耐量を増加する。
【解決手段】第２導電型ドレイン高濃度拡散層となる領域にトレンチを備え、トレンチ内に第２導電型の多結晶シリコン膜を埋め込むことで、第２導電型ドレイン高濃度拡散層の実効的な体積を増加することを実現する。これより、ゲート電極からドレインコンタクト孔の距離を大きくしたことと同じ効果が得られ、本発明の半導体装置はオフトラ型ＥＳＤ保護素子として、素子サイズを変更しなくてもＥＳＤ耐量の増加が可能となる。 （もっと読む）

【課題】静電気保護用の抵抗を使用せずに静電気放電から保護することのできる静電気保護回路及び集積回路を提供する。
【解決手段】端子Ｐ１が複数のトランジスター２１に接続され、端子Ｐ２が入出力パッドに接続されており、所定範囲のレベルの電気信号に対して端子Ｐ１と端子Ｐ２との間を通すトランスミッションゲート１０Ａを備え、トランスミッションゲート１０Ａは、前記所定範囲外のレベルの電気信号を前記所定範囲のレベルの電気信号に変更可能なクランプダイオード１４Ａを有する。 （もっと読む）

【課題】半導体チップ領域内へのクラック伝播を抑制でき新規な構造を持つ金属リングを有する半導体ウエハを提供する。
【解決手段】半導体ウエハは、半導体素子が形成された第１半導体チップ領域と、半導体素子が形成された第２半導体チップ領域と、第１半導体チップ領域と第２半導体チップ領域との間に挟まれたスクライブ領域とを有し、第１半導体チップ領域は、第１半導体チップ領域に形成された半導体素子を囲む金属リングを含み、金属リングは、下側金属層と下側金属層上に重なる上側金属層とを含む複数の金属層で形成され、上側金属層の第１半導体チップ領域外側の側面が、下側金属層の外側の側面と揃っているか、または、下側金属層の外側の側面に対して第１半導体チップ領域内側に位置しているように、下側金属層上に上側金属層が重なっている。 （もっと読む）

【課題】外部からの磁場を遮蔽する磁気シールド効果が高い半導体装置を提供する。
【解決手段】半導体基板ＳＵＢの主表面上に形成されたスイッチング素子ＴＲを覆うように形成された層間絶縁膜ＩＩＩ１と、平板状の引出配線ＬＥＬと、引出配線ＬＥＬとスイッチング素子ＴＲとを接続する接続配線ＩＣＬと、磁化の向きが可変とされた磁化自由層ＭＦＬを含み、引出配線ＬＥＬ上に形成された磁気抵抗素子ＴＭＲとを備える。磁化自由層ＭＦＬの磁化状態を変化させることが可能な配線ＤＬと配線ＢＬとを備えている。磁気抵抗素子ＴＭＲが複数並んだメモリセル領域において、磁気抵抗素子ＴＭＲの上部に配置された第１の高透磁率膜ＣＬＡＤ２が、上記メモリセル領域から、メモリセル領域以外の領域である周辺領域にまで延在している。 （もっと読む）

【課題】検査コストや解析コスト、製品コストを低減可能な半導体装置の製造方法を提供する。
【解決手段】例えば、ウエハ検査工程（Ｓ１００３）で、半導体ウエハ上のロジック回路を対象とした電気的検査（ロジック部テスト）（Ｓ１００３ａ）と、メモリ回路を対象とした電気的検査（メモリ部テスト）（Ｓ１００３ｂ）を行い、それぞれの検査結果から得られた故障箇所を複合マップ２４上に重ねて表示する。この複合マップ２４を用いると、例えば、ロジック故障２２とメモリ故障２３が併存して分布する領域を判別でき、この領域に対してメモリ故障２３に対する詳細解析を優先的に行うことで、特にロジック故障２２とメモリ故障２３の故障原因が共通であった場合に効率的な詳細解析を行うことが可能となる。 （もっと読む）

【課題】トリミングにより分圧比を変更可能で所望の分圧比を得る精度の良いブリーダ抵抗回路を備える半導体装置を提供する。
【解決手段】ブリーダ抵抗回路を２段以上の直列接続した抵抗回路部で構成し、それらの抵抗回路部の抵抗素子として同一材料、同一長さ、同一幅、かつ、同一厚みの基本抵抗配線を少なくとも２本以上接続した形態で形成し、ブリーダ抵抗回路を構成する前基本抵抗配線は半導体装置内の１領域に全て集合して整列配置され、それぞれの抵抗回路部の基本抵抗配線を少なくとも２分割以上されて他の抵抗回路部の基本配線抵抗を挟んで配置されている構成とすることにより、離れて配置された基本抵抗配線の製造ばらつきなどによる抵抗値差を各抵抗回路部に分散させる。 （もっと読む）

【課題】半導体装置の製造における工程数を増加させることなく、抵抗素子の厚さの均一性を良好に維持できるようにした半導体装置の製造方法及び半導体装置を提供することを目的とする。
【解決手段】ポリシリコン抵抗素子２０とゲート電極１６とを同一基板に有する半導体装置の製造方法であって、フィールド酸化膜４を形成する工程とゲート酸化膜６を形成する工程とポリシリコン膜８を形成する工程とブロック用シリコン酸化層１０を形成する工程とタングステンシリサイド膜１２を形成する工程とポリシリコン抵抗素子２０とゲート電極１６とを形成する工程とサイドウォールスペーサー用絶縁膜２６を形成する工程とサイドウォールスペーサー２８を形成する工程とを含み、タングステンシリサイド層１８ａ、１８ｂよりもサイドウォールスペーサー用絶縁膜２６の方がエッチングされ易い条件でサイドウォールスペーサー用絶縁膜２６をエッチバックする。 （もっと読む）

【課題】半導体装置の電源電圧の変換効率を向上させる。
【解決手段】ハイサイドスイッチ用のパワーＭＯＳ・ＦＥＴとローサイドスイッチ用のパワーＭＯＳ・ＦＥＴとが直列に接続された回路を有する非絶縁型ＤＣ−ＤＣコンバータにおいて、ローサイドスイッチ用のパワーＭＯＳ・ＦＥＴと、そのローサイドスイッチ用のパワーＭＯＳ・ＦＥＴに並列に接続されるショットキーバリアダイオードＤ１とを同一の半導体チップ５ｂ内に形成した。ショットキーバリアダイオードＤ１の形成領域ＳＤＲを半導体チップ５ｂの短方向の中央に配置し、その両側にローサイドのパワーＭＯＳ・ＦＥＴの形成領域を配置した。また、半導体チップ５ｂの主面の両長辺近傍のゲートフィンガ６ａから中央のショットキーバリアダイオードＤ１の形成領域ＳＤＲに向かって、その形成領域ＳＤＲを挟み込むように複数本のゲートフィンガ６ｂを延在配置した。 （もっと読む）

【課題】半導体装置の小型化を図ることを課題とする。
【解決手段】炭化珪素基体１と、炭化珪素基体１上に形成された第１導電型のドリフト領域２と、ドリフト領域２の主面に接するようにドリフト領域２内に形成された第２導電型のウェル領域３と、ドリフト領域２の主面に接するようにウェル領域３内に形成された第１導電型のソース領域４と、ドリフト領域２とソース領域４に挟まれたウェル領域３上にゲート絶縁膜５を介して形成されたゲート電極６と、ウェル領域３とソース領域４に接続されたソース電極７と、炭化珪素基体１に接続されたドレイン電極９とを備えたトランジスタと、ドリフト領域２に形成された第２導電型の拡散領域１０からなるアノードと、第２導電型の拡散領域１０内に形成された第１導電型の拡散領域１１からなるカソードとを備え、カソードはゲート電極６に接続されて構成されたダイオード１２とを有することを特徴とする。 （もっと読む）

【課題】不純物拡散領域の抵抗値のばらつきを抑制しうる半導体装置の製造方法を提供する。
【解決手段】半導体層にドーパント不純物を添加し、０．１秒〜１０秒の活性化熱処理を行う。次いで、半導体層にイオン注入を行い、半導体層のドーパント不純物が添加された領域をアモルファス化する。次いで、０．１ミリ秒〜１００ミリ秒の活性化熱処理を行い、アモルファス化した半導体層を再結晶化することにより、半導体層にドーパント不純物の拡散領域を形成する。 （もっと読む）

【課題】チップサイズを増大させずに、より少ない製造工程数で製造された、抵抗値の異なる複数の抵抗素子を備えた半導体装置及び半導体装置の製造方法を提供する。
【解決手段】レジストマスク３６をマスクとしてゲート電極２３とマスク層２２とを同一部材及び同一工程で形成し、形成されたマスク層２２により高抵抗素子４０となるポリシリコン高抵抗層１６及びポリシリコン低抵抗層１８の積層体と、低抵抗素子４２となるポリシリコン高抵抗層１６及びポリシリコン低抵抗層１８の積層体と、をエッチングすることにより高抵抗素子４０と、抵抗値が高抵抗素子４０よりも低い低抵抗素子４２と、を形成する。 （もっと読む）

【課題】強誘電体膜の表面をレジストに曝すことなく、特性が異なる複数のキャパシタを有する半導体装置を製造する。
【解決手段】半導体装置の製造方法は、基板上方に絶縁膜を形成する工程、絶縁膜上方に下部電極層を形成する工程、下部電極層上に強誘電体膜を形成する工程、強誘電体膜上に第１上部電極層を形成する工程、第１上部電極層上に、第１領域を覆う第１レジストを形成する工程、第１レジストをマスクとしてエッチングを行うことにより、第２領域の第１上部電極層を除去するとともに、第２領域の強誘電体膜を削る工程、第１領域の第１上部電極層上及び第１領域以外の強誘電体膜上に、第２上部電極層を形成する工程、第１領域及び第２領域に第２レジストを形成する工程、第２レジストをマスクとして第１上部電極層、第２上部電極層、強誘電体膜及び下部電極層をエッチングし、第１のキャパシタ及び第２のキャパシタを形成する工程、を有する。 （もっと読む）

【課題】ＭＯＳトランジスタ、容量素子を有する半導体装置の製造コストを削減できる製造方法を提供する。
【解決手段】ＭＯＳトランジスタのゲート電極が第１のポリシリコン膜から成り、容量が第１のポリシリコン膜と容量膜と第２のポリシリコン膜から成り、ノーマリーオフトランジスタと容量下部電極の低抵抗化を同時に行い、Ｎ型ＭＯＳトランジスタと容量上部電極の低抵抗化を同時に行うことを特徴とする半導体回路装置の製造方法。 （もっと読む）

【課題】半導体装置の製造方法において、ヒューズ層を覆う絶縁膜の膜厚を精度良く調整する。
【解決手段】半導体基板１０上にザッピング素子１のヒューズ層１２を形成し、ヒューズ層１２を覆う第１の絶縁膜１３を形成する。第１の絶縁膜１３上にはヒューズ層１２を覆うエッチングストッパー膜１４を形成し、エッチングストッパー膜１４を覆う第２の絶縁膜１６を形成する。他の工程を経た後、第１のエッチング工程として、ヒューズ層１２上で、第２の絶縁膜１６をエッチングストッパー膜１４に対して選択的にエッチングすることにより、エッチングストッパー膜１４の表面を露出させる。次に、第２のエッチング工程として、ヒューズ層１２上で、エッチングストッパー膜１４を第１の絶縁膜１３に対して選択的にエッチングすることにより、第１の絶縁膜１３の表面を露出させる。 （もっと読む）

【課題】アンチヒューズ素子として用いられる半導体装置において、導通状態における抵抗値のばらつきを低減することで、アンチヒューズ素子として安定した動作を実現する。
【解決手段】半導体基板１の主面上に形成されたアクティブフィールド１１と、アクティブフィールド１１の表面に形成されたゲート絶縁膜５を介してアクティブフィールド１１上に設けられたゲート電極１２と、を有し、ゲート電極１２は、半導体基板２の主面を平面視する方向から見て、アクティブフィールド１１に周囲を囲まれるように配置されているとともに、ゲート電極１２の周縁部がゲート電極１２の周囲に配置されたアクティブフィールド１１に重なって重なり領域１３を形成するように配置されている。 （もっと読む）

【課題】半導体装置の性能と信頼性を向上させる。
【解決手段】半導体チップＣＰ１には、スイッチ用のパワーＭＯＳＦＥＴＱ１，Ｑ２と、パワーＭＯＳＦＥＴＱ１の発熱を検知するためのダイオードＤＤ１と、パワーＭＯＳＦＥＴＱ２の発熱を検知するためのダイオードＤＤ２と、複数のパッド電極ＰＤとが形成されている。パワーＭＯＳＦＥＴＱ１およびダイオードＤＤ１は、辺ＳＤ１側の第１ＭＯＳＦＥＴ領域ＲＧ１に配置され、パワーＭＯＳＦＥＴＱ２およびダイオードＤＤ２は、辺ＳＤ２側の第２ＭＯＳＦＥＴ領域ＲＧ２に配置されている。ダイオードＤＤ１は辺ＳＤ１に沿って配置され、ダイオードＤＤ２は辺ＳＤ２に沿って配置され、ダイオードＤＤ１，ＤＤ２間にソース用のパッド電極ＰＤＳ１，ＰＤＳ２以外の全てのパッド電極ＰＤを辺ＳＤ３に沿って配置している。 （もっと読む）

【課題】集積回路をＤＣおよびＲＦ遮蔽する方法と構造を提供すること。
【解決手段】組み合わせられて集積回路デバイスを形成する回路を電磁気的に遮蔽するための方法であって、導電性材料によって横方向および下方を囲まれた隔離型のシリコン・アイランドを供給する。 （もっと読む）

【目的】耐放射線特性を高めることが可能な半導体集積装置及び半導体集積装置の製造方法を提供することを目的とする。
【構成】半導体支持基板上の絶縁層の上面に形成されているシリコン薄膜層内における上記絶縁層との境界に隣接する境界近傍領域中に、この境界に近いほど不純物の濃度が高くなる領域が形成されている。 （もっと読む）

【課題】同一の不純物量の複数のポリシリコン層からなるが、異なる抵抗値を持つ複数の抵抗素子を有する半導体装置を提供すること。
【解決手段】不純物を含んだ第１ポリシリコン層からなる第１抵抗素子１０と、第１ポリシリコン層と同一面上に設けられ、第１ポリシリコン層と不純物量が同じ第２ポリシリコン層からなる第２抵抗素子２０と、第１抵抗素子１０及び第２抵抗素子２０を覆って設けられている第１層間絶縁層４１と、第１層間絶縁層４１上に、第１層間絶縁層４１を介して第２抵抗素子２０を覆って設けられている第１金属層２１と、を備える半導体装置。 （もっと読む）