半導体装置の製造方法
【課題】不純物拡散領域の抵抗値のばらつきを抑制しうる半導体装置の製造方法を提供する。
【解決手段】半導体層にドーパント不純物を添加し、０．１秒〜１０秒の活性化熱処理を行う。次いで、半導体層にイオン注入を行い、半導体層のドーパント不純物が添加された領域をアモルファス化する。次いで、０．１ミリ秒〜１００ミリ秒の活性化熱処理を行い、アモルファス化した半導体層を再結晶化することにより、半導体層にドーパント不純物の拡散領域を形成する。
【解決手段】半導体層にドーパント不純物を添加し、０．１秒〜１０秒の活性化熱処理を行う。次いで、半導体層にイオン注入を行い、半導体層のドーパント不純物が添加された領域をアモルファス化する。次いで、０．１ミリ秒〜１００ミリ秒の活性化熱処理を行い、アモルファス化した半導体層を再結晶化することにより、半導体層にドーパント不純物の拡散領域を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に係り、特に、半導体基板や半導体層に設けられた抵抗素子を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
微細トランジスタの高性能化を図るうえで重要な点として、ソースドレインエクステンション部の寄生抵抗を低減することが挙げられる。この目的のもと、低抵抗で且つドーパントプロファイルの急峻なソースドレインエクステンション部を形成する技術が求められている。
【０００３】
ソースドレインエクステンション部のドーパントプロファイルは、ソース／ドレイン領域の活性化の際の熱処理によって大きく影響される。従来、ソース／ドレイン領域の活性化熱処理としては、短時間アニール（ＲＴＡ：Rapid Thermal Annealing）や、スパイクＲＴＡ（ｓＲＴＡ：Spike Rapid Thermal Annealing）が主に用いられていた。ここで、ＲＴＡとは、アニール時間が１０秒程度の熱処理であり、ｓＲＴＡとは、アニール時間が１秒程度の熱処理である。
【０００４】
ＲＴＡやｓＲＴＡは、炉アニールに替わる浅い接合を形成する技術として用いられてきた技術であるが、近年の微細トランジスタに求められるソース／ドレインエクステンション部の形成技術への適用は困難となりつつある。具体的には、ＲＴＡやｓＲＴＡでは、より浅い接合を形成するためにアニール温度を下げると、その結果ドーパントの活性化率が低下し、シート抵抗が上昇してしまう。一方、シート抵抗を下げるためにアニール温度を上げると、ドーパントの拡散が大きくなり接合が深くなってしまう。
【０００５】
このような観点から、近年では、１ｍｓｅｃ程度の極めて短い時間に１２００℃を超えるような温度に加熱することができるミリ秒アニール技術（ＭＳＡ：Millisecond Annealing）が採用されはじめている。ＭＳＡとしては、フラッシュランプアニール（ＦＬＡ：Flash Lamp Annealing）や、レーザアニール（ＬＡ：Laser Annealing）等が適用されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開昭５３−１１８９９１号公報
【特許文献２】特開昭５４−０１６１９１号公報
【特許文献３】特開２００９−２３９０６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ミリ秒アニール装置は、光を照射する時間が極めて短いため、ＲＴＡやｓＲＴＡのようにウェーハの温度をリアルタイムで測定してランプパワーをフィードバック制御することが技術的に困難である。このため、ＭＳＡでは、ＲＴＡやｓＲＴＡと比較して、ウェーハ間で温度差が大きくなったりウェーハ面内の温度均一性が低下することがあった。
【０００８】
ＭＩＳトランジスタの性能は、ソース／ドレイン領域のドーピングプロファイルのみならず、ゲート電極の加工精度（特にゲート長）やサイドウォール幅、など様々な工程の影響を受けるため、ドーピングプロファイルの変化が全体の特性に与える影響は小さい。
【０００９】
しかしながら、半導体基板や半導体層にドーピングを行うことにより形成した不純物拡散領域を用いた抵抗素子は、イオン注入の精度とアニールの温度ばらつきが特性変動に大きく影響する。このため、活性化熱処理のウェーハ間での温度差が大きくなったりウェーハ面内の温度均一性が低下したりすると、抵抗素子の抵抗値のばらつきが大きくなってしまう。
【００１０】
本発明の目的は、浅く抵抗値の低い不純物拡散領域を形成することができ、不純物拡散領域の抵抗値のばらつきを抑制しうる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
実施形態の一観点によれば、半導体層にドーパント不純物を添加する工程と、前記ドーパント不純物を活性化し、前記半導体層に前記ドーパント不純物の拡散領域を形成する工程とを有し、前記ドーパント不純物を活性化する工程は、前記ドーパント不純物を添加した前記半導体層に０．１秒〜１０秒の第１の活性化熱処理を行う工程と、前記第１の活性化熱処理を行った前記半導体層にイオン注入を行い、前記半導体層の前記ドーパント不純物が添加された領域をアモルファス化する工程と、０．１ミリ秒〜１００ミリ秒の第２の活性化熱処理を行い、アモルファス化した前記半導体層を再結晶化する工程とを有する半導体装置の製造方法が提供される。
【００１２】
また、実施形態の他の観点によれば、半導体層にドーパント不純物を添加する工程と、前記ドーパント不純物を活性化し、前記半導体層に前記ドーパント不純物の拡散領域を形成する工程を有し、前記ドーパント不純物を活性化する工程は、前記ドーパント不純物を添加した前記半導体層に０．１秒〜１０秒の第１の活性化熱処理を行う工程と、前記第１の活性化熱処理を行った前記半導体層にフッ素をイオン注入する工程と、フッ素をイオン注入した前記半導体層に０．１ミリ秒〜１００ミリ秒の第２の活性化熱処理を行う工程とを有する半導体装置の製造方法が提供される。
【発明の効果】
【００１３】
開示の半導体装置の製造方法によれば、浅く抵抗値の低い不純物拡散領域を形成することができる。また、半導体層に形成した不純物拡散領域の抵抗値のばらつきを抑制することができる。これにより、特性の安定した抵抗素子を有する高性能且つ信頼性の高い半導体装置を製造することができる。
【図面の簡単な説明】
【００１４】
【図１】図１は、第１実施形態による半導体装置の製造方法を示すフローチャートである。
【図２】図２は、ＭＳＡ及びｓＲＴＡの温度プロファイルの一例を示すグラフである。
【図３】図３は、熱処理温度及び時間とボロンの拡散長との関係を示すグラフである。
【図４】図４は、熱処理前後におけるボロンの深さ方向分布を二次イオン質量分析法により測定した結果を示すグラフである。
【図５】図５は、ボロンイオン注入後に熱処理を行った試料におけるシート抵抗と接合深さとの関係を示すグラフである。
【図６】図６は、不純物拡散領域のシート抵抗と熱処理温度との関係を示すグラフである。
【図７】図７は、第２実施形態による半導体装置の構造を示す概略断面図である。
【図８】図８は、第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図９】図９は、第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１０】図１０は、第２実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図１１】図１１は、第２実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図１２】図１２は、第２実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図１３】図１３は、第２実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図１４】図１４は、第２実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図１５】図１５は、第２実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【図１６】図１６は、ゲルマニウムイオンの加速エネルギーと形成されるアモルファス化領域の厚さとの関係を示すグラフである。
【図１７】図１７は、第３実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１８】図１８は、第３実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１９】図１９は、第４実施形態による半導体装置の構造を示す概略断面図である。
【図２０】図２０は、第４実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図２１】図２１は、第４実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図２２】図２２は、第４実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図２３】図２３は、第４実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図２４】図２４は、第４実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図２５】図２５は、第４実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【発明を実施するための形態】
【００１５】
［第１実施形態］
第１実施形態による半導体装置の製造方法について図１乃至図６を用いて説明する。
【００１６】
図１は、本実施形態による半導体装置の製造方法を示すフローチャートである。図２は、ＭＳＡ及びｓＲＴＡの温度プロファイルの一例を示すグラフである。図３は、熱処理温度及び時間とボロンの拡散長との関係を示すグラフである。図４は、熱処理前後におけるボロンの深さ方向分布を二次イオン質量分析法により測定した結果を示すグラフである。図５は、ボロンイオン注入後に熱処理を行った試料におけるシート抵抗と接合深さとの関係を示すグラフである。図６は、不純物拡散領域のシート抵抗と熱処理温度との関係を示すグラフである。
【００１７】
本実施形態による半導体装置の製造方法は、図１に示す手順により、半導体にドーパント不純物を添加した不純物拡散領域を形成するものである。
【００１８】
まず、半導体基板や半導体層等の半導体へ、所望の導電型を付与するドーパント不純物をイオン注入する（ステップＳ１１）。
【００１９】
半導体は、例えば、シリコン基板などの半導体基板や、半導体基板上に形成された半導体層、例えば多結晶シリコン膜やアモルファスシリコン膜等である。なお、本明細書では、半導体基板上に形成された半導体層のみならず半導体基板自体をも半導体層と表現することもある。
【００２０】
ドーパント不純物は、半導体がシリコンの場合、リン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）等のＮ形不純物や、ボロン（Ｂ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）等のＰ形不純物である。イオン注入条件（加速エネルギーやドーズ量）は、形成しようとする導電層の抵抗値や厚さ等に応じて適宜設定することができる。
【００２１】
次いで、処理時間が０．１秒〜１０秒程度の短時間熱処理を行い、半導体へ添加したドーパント不純物を活性化し、半導体中に不純物拡散領域を形成する（ステップＳ１２）。
【００２２】
ステップＳ１２で行う熱処理には、ウェーハ間やウェーハ面内における処理温度均一性の高い熱処理法を適用する。例えば、ウェーハの温度をリアルタイムで測定してランプパワーにフィードバック制御できる短時間熱処理、例えば、処理時間が１０秒程度の短時間アニール（ＲＴＡ：Rapid Thermal Annealing）や、処理時間が１秒程度のスパイクＲＴＡ（ｓＲＴＡ：Spike Rapid Thermal Annealing）が挙げられる。
【００２３】
ステップＳ１２の熱処理により、半導体に添加したドーパント不純物を適度に拡散し、電気的に活性化し、イオン注入ダメージを回復する。温度制御性の高いＲＴＡやｓＲＴＡを用いることにより、熱処理後の不純物分布を適切に制御することができ、抵抗値や接合深さ等の特性の安定した高品質の不純物拡散領域を形成することができる。
【００２４】
熱処理条件は、例えば、９００℃〜１１００℃、１０秒以下、より好ましくは１０００℃〜１０５０℃、１秒オーダーとする。
【００２５】
ステップＳ１２の熱処理は、主として、所望の不純物分布を得るために行うものであり、必ずしもドーパント不純物の活性化率が十分である必要はない。熱処理条件は、所望の不純物分布に応じて適宜設定することが望ましい。
【００２６】
次いで、不純物拡散領域の表面をイオン注入によりアモルファス化し、或いは、フッ素イオン注入を行う（ステップＳ１３）。
【００２７】
ステップＳ１３のイオン注入は、不純物拡散領域の表面をアモルファス化し、或いは、フッ素を添加するために行うものである。フッ素イオンを注入する場合には、必ずしも不純物拡散領域の表面をアモルファス化する必要はない。
【００２８】
不純物拡散領域のアモルファス化に用いるイオン種は、半導体の特性に悪影響を及ぼさないイオン種であれば、特に限定されるものではない。好ましくは、ゲルマニウム（Ｇｅ）やシリコン（Ｓｉ）などのIV族元素イオン、アルゴン（Ａｒ）やキセノン（Ｘｅ）などの電気的に不活性な希ガス元素イオンを適用することができる。また、Ｎ型不純物拡散領域に対しては、リン、砒素、アンチモン等のＶ族元素イオンを適用してもよい。また、Ｐ型不純物拡散領域に対しては、インジウム等のIII族元素イオンを適用してもよい。また、フッ素イオンを適用してもよい。
【００２９】
不純物拡散領域のアモルファス化する領域、フッ素イオンを注入する領域は、不純物拡散層の接合深さの２／３以下とすることが望ましい。これは、不純物拡散層の接合近傍にアモルファス領域が形成されたり注入した元素が存在したりすると、後の熱処理によって接合近傍の結晶欠陥を十分に回復できず、接合リーク電流が増加する虞があるからである。
【００３０】
なお、不純物拡散領域によりＰＮ接合を形成しない場合、例えば、絶縁膜上に設けられたシリコン層に不純物拡散領域を形成する場合には、シリコン層の下面までアモルファス化し或いはフッ素を添加するようにしてもよい。
【００３１】
イオン注入の条件は、アモルファス化する領域の深さやアモルファス化するに必要なドーズ量に応じて適宜設定することが望ましい。
【００３２】
なお、ステップＳ１３のイオン注入による効果については、後述する。
【００３３】
次いで、処理時間が０．１ミリ秒〜１００ミリ秒程度の短時間熱処理を行い、半導体へ添加したドーパント不純物を活性化し、低抵抗の不純物拡散領域を形成する（ステップＳ１４）
ステップＳ１４の熱処理には、半導体へ添加したドーパント不純物の拡散を抑制しつつ、高い活性化率を得ることのできる熱処理法を用いる。このような熱処理法としては、フラッシュランプアニール（ＦＬＡ：Flash Lamp Annealing）や、レーザアニール（ＬＡ：Laser Annealing）等のミリ秒アニール技術（ＭＳＡ：Millisecond Annealing）が挙げられる。ウェーハ表面を１０００℃を超える温度に加熱する時間が１ミリ秒オーダー程度であるアニール技術は、総称してＭＳＡと呼ばれている。ＭＳＡは、ミリ秒〜百ミリ秒程度の極めて短い時間の熱処理であり、高温の熱処理においてもドーパント不純物の拡散を抑制しつつ活性化率を高めることができる。ＭＳＡが可能なアニール装置としては、例えば、大日本スクリーン製造株式会社製の「ＬＡ−３０００−Ｆ」や、米国ウルトラテック社（Ultratech Inc.）製の「ＬＳＡ１００」等が挙げられる。
【００３４】
図２は、ＭＳＡとｓＲＴＡの温度プロファイルの一例を示すグラフである。図２に示すように、ｓＲＴＡは１秒オーダーのアニール技術であり、ピーク温度から５０℃低い温度以上に加熱される時間は１秒以上である。これに対し、ＭＳＡでは、ピーク温度から５０℃低い温度以上に加熱される時間もミリ秒オーダーである。
【００３５】
図３は、熱処理温度及び時間とボロンの拡散長との関係を示すグラフである。図３に示すように、ボロンの拡散長は、熱処理温度が高いほど、熱処理時間が長いほど、長くなる。なお、ボロンはドーパント不純物の中でも拡散係数の大きい元素である。他のドーパント不純物の場合には、同じ拡散長となる熱処理温度及び熱処理時間は、ボロンの場合よりも高く長くなる。
【００３６】
注入した不純物を十分に活性化するために１０００℃程度以上の熱処理を行う場合、ボロンの拡散長を１０ｎｍ以下に抑制するためには、熱処理時間を１００ミリ秒以下とすることが望ましい（図３参照）。より具体的には、熱処理温度は、１０００℃〜１３５０℃、より好ましくは１１００℃〜１３００℃とする。熱処理時間は、１００ミリ秒以下、より好ましくは１ミリ秒程度とする。
【００３７】
図４は、熱処理前後におけるボロンの深さ方向分布を二次イオン質量分析法により測定した結果を示すグラフである。図中、点線がイオン注入直後（as-implanted）の不純物分布であり、太線がＦＬＡ後の不純物分布であり、細線がｓＲＴＡ後の不純物分布である。ボロンのイオン注入条件は、加速エネルギーを０．５ｋｅＶ、ドーズ量を１×１０１５ｃｍ−２とした。
【００３８】
図示するように、ｓＲＴＡではボロンは１０ｎｍ以上拡散しているが、ＦＬＡ（ＭＳＡ）ではほとんど拡散していない。
【００３９】
図５は、ボロンイオン注入後に熱処理を行った試料におけるシート抵抗と接合深さとの関係を示すグラフである。図中、○印はＭＳＡを行った試料であり、□印はｓＲＴＡを行った試料であり、△印はｓＲＴＡ後にＭＳＡを行った試料である。
【００４０】
図示するように、ＭＳＡ（○印）では、ｓＲＴＡ（□）と比較して、より浅く低抵抗の不純物拡散層を形成することができる。また、ｓＲＴＡ後にＭＳＡを行った場合（△印）には、接合深さをほとんど変化することなく、シート抵抗値を大幅に低減することができる。
【００４１】
ただし、ＭＳＡは前述のように、温度制御が難しいうえにパターン依存性がＲＴＡやｓＲＴＡの場合よりも顕著であるため、ＲＴＡやｓＲＴＡよりも処理温度のばらつきが大きくなる。処理温度のばらつきは、不純物拡散層の抵抗値のばらつきを引き起こし、ひいては所望の精度を確保することが困難になる。
【００４２】
しかしながら、本発明者が鋭意検討を行ったところ、ｓＲＴＡ後、ＭＳＡ前に、ステップＳ１３で示したイオン注入を行うことにより、不純物拡散層の抵抗値の温度感度を低下し、低抵抗の不純物拡散領域を形成できることが初めて明らかとなった。
【００４３】
図６は、不純物拡散領域のシート抵抗と熱処理温度との関係を示すグラフである。
【００４４】
図中、■印は、ｓＲＴＡ後、ＭＳＡ前に、イオン注入を行っていない試料の場合である。□印は、ｓＲＴＡ後、ＭＳＡ前に、ゲルマニウムイオンを加速エネルギー１０ｋｅＶ、ドーズ量１×１０１５ｃｍ−２の条件でイオン注入を行った試料の場合である。◇印は、ｓＲＴＡ後、ＭＳＡ前に、ゲルマニウムイオンを加速エネルギー１０ｋｅＶ、ドーズ量５×１０１４ｃｍ−２の条件でイオン注入を行った試料の場合である。△印は、ｓＲＴＡ後、ＭＳＡ前に、ゲルマニウムイオンを加速エネルギー１０ｋｅＶ、ドーズ量１×１０１４ｃｍ−２の条件でイオン注入を行った試料の場合である。○印は、ｓＲＴＡ後、ＭＳＡ前に、フッ素イオンを加速エネルギー５ｋｅＶ、ドーズ量５×１０１４ｃｍ−２の条件でイオン注入を行った試料の場合である。
【００４５】
図示するように、ｓＲＴＡ後、ＭＳＡ前にイオン注入を行っていない試料（■印）は、他の試料と比較して、１１５０℃から１３００℃の領域において、温度変化に対するシート抵抗の変化が極めて大きいことが判る。このことは、ｓＲＴＡ後、ＭＳＡ前にイオン注入を行うことにより、熱処理温度の変動に伴うシート抵抗の変動を小さくできることを表している。
【００４６】
ゲルマニウムイオン注入を行った試料に着目すると、ゲルマニウムの注入量が５×１０１４ｃｍ−２以上の試料（◇印及び△印）では、注入量が１×１０１４ｃｍ−２の試料（□印）と比較して、シート抵抗を低減する効果が高いことが判る。この違いは、イオン注入に伴い導入されたシリコン基板へのダメージの違いによるものであると考えられる。ゲルマニウムイオン注入を行った試料では、いずれもアモルファス層が形成されていたが、注入量が１×１０１４ｃｍ−２の試料では完全にアモルファス化されていなかったものと考えられる。
【００４７】
ｓＲＴＡ後、ＭＳＡ前に行うゲルマニウムのイオン注入は、不純物拡散領域をアモルファス化するために必要なドーズ量とすることが望ましいと考えられる。これは、アモルファス層が再結晶化する際に、アモルファス層中に含まれるドーパントが低温でも活性化する現象によって、熱処理温度の変動に対するシート抵抗値の変動が鈍くなっていると考えられるからである。不純物拡散領域をアモルファス化するという観点からは、ゲルマニウム以外のイオンを用いた場合にも、不純物拡散領域をアモルファス化するために必要なドーズ量のイオン注入を行うことにより、同様の効果を得られるものと考えられる。
【００４８】
一方、ｓＲＴＡ後、ＭＳＡ前にフッ素イオン注入を行った試料では、イオン注入によって不純物拡散領域がアモルファス化されていなかったにもかかわらず、ゲルマニウムイオン注入を行った試料と同様の効果が得られている。これについては明らかにできていないが、フッ素イオン注入の場合、ゲルマニウム等のイオン注入の場合とは異なる特有のメカニズムが存在するものと考えられる。
【００４９】
以上のことから、上述の製造方法により不純物拡散領域を形成することにより、所望の不純物プロファイルを有する低抵抗且つ抵抗値の安定した不純物拡散領域を形成することができる。
【００５０】
このように形成した不純物拡散領域は、半導体基板や絶縁膜上に設けられた半導体層に形成された抵抗素子、ＭＩＳトランジスタのソース／ドレイン領域やゲート電極等として利用することができる。特に、不純物拡散領域の特性が素子特性に直接影響する抵抗素子への適用が効果的である。
【００５１】
このように、本実施形態によれば、浅く抵抗値の低い不純物拡散領域を形成することができる。また、不純物拡散領域の抵抗値のばらつきを低減することができる。
【００５２】
［第２実施形態］
第２実施形態による半導体装置及びその製造方法について図７乃至図１６を用いて説明する。図１乃至図６に示す第１実施形態による半導体装置の製造方法と同様の構成要素には同一の符号を付し、説明を省略し又は簡潔にする。
【００５３】
図７は、本実施形態による半導体装置の構造を示す概略断面図である。図２乃至図１５は、本実施形態による半導体装置の製造方法を示す工程断面図である。図１６は、ゲルマニウムイオンの加速エネルギーと形成されるアモルファス化領域の厚さとの関係を示すグラフである。
【００５４】
本実施形態では、第１実施形態による半導体装置の製造方法を、具体的な半導体装置及びその製造方法に適用した一例を示す。
【００５５】
はじめに、本実施形態による半導体装置の構造について図７を用いて説明する。
【００５６】
シリコン基板１０には、活性領域１２ａ，１２ｂ，１２ｃを画定する素子分離領域１２が形成されている。ここでは、活性領域１２ａはＮ型ＭＩＳトランジスタの形成領域であり、活性領域１２ｂがＰ型ＭＩＳトランジスタの形成領域であり、活性領域１２ｃがＮ型抵抗素子の形成領域であるものとする。
【００５７】
活性領域１２ａ，１２ｃのシリコン基板１０内には、Ｐウェル１４が形成されている。活性領域１２ｂのシリコン基板１０内には、Ｎウェル１６が形成されている。
【００５８】
活性領域１２ａには、シリコン基板１０上にゲート絶縁膜１８を介して形成されたゲート電極２０と、ゲート電極２０の両側のシリコン基板１０内に形成されたＮ型ソース／ドレイン領域３６ｎとを有するＮ型ＭＩＳトランジスタが形成されている。ゲート電極２０の上面及びＮ型ソース／ドレイン領域３６ｎの表面には、金属シリサイド層４６が形成されている。
【００５９】
活性領域１２ｂには、シリコン基板１０上にゲート絶縁膜１８を介して形成されたゲート電極２０と、ゲート電極２０の両側のシリコン基板１０内に形成されたＰ型ソース／ドレイン領域３６ｐとを有するＰ型ＭＩＳトランジスタが形成されている。ゲート電極２０の上面及びＰ型ソース／ドレイン領域３６ｐの表面には、金属シリサイド層４６が形成されている。
【００６０】
活性領域１２ｃには、Ｎ型不純物拡散層３７と、Ｎ型不純物拡散層３７の表面の両端部に設けられた電極としての金属シリサイド層４６とを有するＮ型抵抗素子が形成されている。
【００６１】
なお、図示しないが、Ｎ型抵抗素子に代えて或いは追加して、Ｎ型抵抗素子と同様の構造のＰ型抵抗素子を設けるようにしてもよい。
【００６２】
Ｎ型ＭＩＳトランジスタ、Ｐ型ＭＩＳトランジスタ及びＮ型抵抗素子が形成されたシリコン基板１０上には、コンタクトエッチストッパ膜４８及び層間絶縁膜５０が形成されている。コンタクトエッチストッパ膜４８及び層間絶縁膜５０には、金属シリサイド層４６に接続されたコンタクトプラグ５４が埋め込まれている。
【００６３】
次に、本実施形態による半導体装置の製造方法について図８乃至図１６を用いて説明する。
【００６４】
まず、シリコン基板１０に、活性領域１２ａ，１２ｂ，１２ｃを画定する素子分離領域１２を形成する。例えば、シリコン基板１２上に、シリコン酸化膜（図示せず）及びシリコン窒化膜（図示せず）を形成する。フォトリソグラフィによりシリコン窒化膜をパターニングし、パターニングしたシリコン窒化膜をマスクとしてシリコン基板１０をエッチングし、素子分離用のシャロートレンチを形成する。必要に応じてトレンチ表面にシリコン酸化膜、シリコン窒化膜のライナを形成した後、高密度プラズマ（ＨＤＰ）化学気相堆積（ＣＶＤ）法によりシリコン酸化膜（図示せず）を堆積し、トレンチ内を埋める。不要のシリコン酸化膜を化学的機械的研磨（ＣＭＰ）法により除去する。このようにして、シャロートレンチアイソレーション（ＳＴＩ）による素子分離領域１２を形成する。
【００６５】
ここでは、活性領域１２ａはＮ型ＭＩＳトランジスタの形成領域であり、活性領域１２ｂがＰ型ＭＩＳトランジスタの形成領域であり、活性領域１２ｃがＮ型抵抗素子の形成領域であるものとする。なお、本実施形態では図面を用いて説明しないが、Ｎ型抵抗素子に代えて或いは追加して、Ｎ型抵抗素子と同様の構造のＰ型抵抗素子を設けるようにしてもよい。
【００６６】
次いで、活性領域１２ａ，１２ｃにＰ形不純物を注入してＰウェル１４を形成し、活性領域１２ｂにＮ形不純物を注入してＮウェル１６を形成する。Ｐ型抵抗素子を設ける場合は、Ｐ型抵抗素子を形成する活性領域にＮ形不純物を注入してＮウェルを形成する。
【００６７】
次いで、例えば熱酸化法によりシリコン基板１０の表面を熱酸化し、活性領域１２ａ，１２ｂ，１２ｃ表面にシリコン酸化膜のゲート絶縁膜１８を形成する。ゲート絶縁膜１８には、必要に応じて窒素を導入してもよい。ゲート絶縁膜１８の構成材料は、特に限定されるものではなく、酸化ハフニウムや酸化アルミニウム等の高誘電率材料を含む膜やこれらとシリコン酸化膜の積層膜としてもよい。
【００６８】
次いで、例えばＣＶＤ法により、ゲート絶縁膜１８が形成されたシリコン基板１０上に、例えば膜厚１００ｎｍの多結晶シリコン膜を堆積する。
【００６９】
次いで、フォトリソグラフィ及びドライエッチングにより、この多結晶シリコン膜をパターニングし、多結晶シリコン膜のゲート電極２０を形成する（図８（ａ））。
【００７０】
次いで、フォトリソグラフィにより、活性領域１２ａ，１２ｃを露出し、他の領域（例えば活性領域１２ｂ）を覆うフォトレジスト膜２２を形成する。
【００７１】
次いで、フォトレジスト膜２２及びゲート電極２０をマスクとしてＰ形不純物をイオン注入し、活性領域１２ａに形成されたゲート電極２０の両側にＰ型ポケット領域２４ｐを形成し、活性領域１２ｃにＰ型不純物拡散層２５を形成する。例えば、ボロンイオン（Ｂ＋）を、チルト角０°〜４５°の対称的な４方向から、加速エネルギー３ｋｅＶ〜１０ｋｅＶ、ドーズ量５×１０１２ｃｍ−２〜２×１０１３ｃｍ−２でイオン注入し、Ｐ型ポケット領域２４ｐ及びＰ型不純物拡散層２５を形成する。なお、チルト角をいうときは、上記同様に対称的な４方向からイオン注入するものとする（上記ドーズ量は一方向からのドーズ量を示しており、４方向からイオン注入した場合の総ドーズ量は上記ドーズ量の４倍となる）。 Ｐ形不純物としては、ボロンの代わりにインジウム(Ｉｎ)を用いてもよい。インジウムを用いる場合は、例えば、チルト角０°〜４５°の対称的な４方向から、加速エネルギー３０ｋｅＶ〜１００ｋｅＶ、ドーズ量５×１０１２ｃｍ−２〜２×１０１３ｃｍ−２でイオン注入を行う。
【００７２】
なお、Ｐ型ポケット領域２４ｐ（及びＰ型不純物拡散層２５）は、必ずしも形成する必要はない。形成しようとするＮ型ＭＩＳトランジスタに求められる特性に応じて、Ｐ型ポケット領域２４ｐ（及びＰ型不純物拡散層２５）の要否を適宜決定することができる。
【００７３】
次いで、フォトレジスト膜２２及びゲート電極２０をマスクとしてＮ形不純物をイオン注入し、活性領域１２ａに形成されたゲート電極２０の両側にＮ型エクステンション領域２６ｎを形成し、活性領域１２ｃにＮ型不純物拡散層２７を形成する（図８（ｂ））。例えば、砒素イオン（Ａｓ＋）を、加速エネルギー１ｋｅＶ〜５ｋｅＶ（０．５ｋｅＶ〜１０ｋｅＶでもよい）、ドーズ量１×１０１４ｃｍ−２〜５×１０１５ｃｍ−２とし、チルト角０°〜１０°（０°〜３０°でもよい）でイオン注入し、Ｎ型エクステンション領域２６ｎ及びＮ型不純物拡散層２７を形成する。Ｎ形不純物としては、砒素の代わりにリン（Ｐ）を用いてもよい。リンを用いる場合は、例えば、加速エネルギーを０．５ｋｅＶ〜３ｋｅＶ（０．３ｋｅＶ〜５ｋｅＶでもよい）、ドーズ量を１×１０１４ｃｍ−２〜５×１０１５ｃｍ−２、チルト角０°〜１０°（０°〜３０°でもよい）でイオン注入を行う。
【００７４】
次いで、例えばアッシングにより、フォトレジスト膜２２を除去する。
【００７５】
なお、活性領域１２ｃに形成するＮ型抵抗素子に求められる抵抗値の範囲によっては、Ｐ型不純物拡散層２５及びＮ型不純物拡散層２７を形成しなくてもよい。この場合、活性領域１２ｃを覆うフォトレジスト膜２２を形成すればよい。
【００７６】
次いで、フォトリソグラフィにより、活性領域１２ｂを露出し、他の領域（例えば活性領域１２ａ，１２ｃ）を覆うフォトレジスト膜２８を形成する。Ｐ型抵抗素子を形成する場合は、フォトレジスト膜２８に、Ｐ型抵抗素子を形成する活性領域を露出する開口部を更に設ける。
【００７７】
次いで、フォトレジスト膜２８及びゲート電極２０をマスクとしてＮ形不純物をイオン注入し、活性領域１２ｂに形成されたゲート電極２０の両側に、Ｎ型ポケット領域２４ｎを形成する。Ｐ型抵抗素子を形成する場合は、Ｐ型抵抗素子を形成する活性領域に、Ｎ型不純物拡散層を同時に形成する。例えば、アンチモンイオン（Ｓｂ＋）を、チルト角０°〜４５°の対称的な４方向から、加速エネルギー３０ｋｅＶ〜１００ｋｅＶ、ドーズ量５×１０１２ｃｍ−２〜２×１０１３ｃｍ−２でイオン注入し、Ｎ型ポケット領域２４ｎを形成する。Ｎ形不純物としては、アンチモンの代わりに砒素やリンを用いてもよい。
【００７８】
なお、Ｎ型ポケット領域２４ｎは、必ずしも形成する必要はない。形成しようとするＰ型ＭＩＳトランジスタに求められる特性に応じて、Ｎ型ポケット領域２４ｎの要否を適宜決定することができる。
【００７９】
次いで、フォトレジスト膜２８及びゲート電極２０をマスクとしてＰ形不純物をイオン注入し、活性領域１２ｂに形成されたゲート電極２０の両側に、Ｐ型エクステンション領域２６ｐを形成する（図９（ａ））。Ｐ型抵抗素子を形成する場合は、Ｐ型抵抗素子を形成する活性領域に、Ｐ型不純物拡散層を同時に形成する。例えば、ボロンイオンを、加速エネルギー０．５ｋｅＶ以下（１ｋｅＶ以下でもよい）、ドーズ量１×１０１４ｃｍ−２〜５×１０１５ｃｍ−２とし、チルト角０°〜１０°（０°〜３０°でもよい）でイオン注入し、Ｐ型エクステンション領域２６ｐを形成する。Ｐ形不純物としては、ボロンイオンの代わりに弗化ボロンイオン（ＢＦ２＋）を用いてもよい。
【００８０】
次いで、例えばアッシングにより、フォトレジスト膜２８を除去する。
【００８１】
なお、Ｐ型抵抗素子を形成する場合、Ｐ型抵抗素子に求められる抵抗値の範囲によっては、Ｎ型ポケット領域２４ｎと同時に形成するＮ型不純物拡散層及びＰ型エクステンション領域２６ｐと同時に形成するＰ型不純物拡散層を形成しなくてもよい。この場合、Ｐ型抵抗素子を形成する活性領域を覆うフォトレジスト膜２８を形成すればよい。
【００８２】
次いで、全面に、例えばＣＶＤ法等により、絶縁膜、例えば、シリコン酸化膜、シリコン窒化膜、又はシリコン酸化膜とシリコン窒化膜との積層構造の絶縁膜を堆積し、この絶縁膜を異方性エッチング（エッチバック）する。これにより、ゲート電極２０の側壁部分に、サイドウォールスペーサ３０を形成する（図９（ｂ））。本実施形態では、抵抗素子を形成する活性領域（活性領域１２ｃ）上の絶縁膜は、サイドウォールスペーサ３０を形成する際に除去する。
【００８３】
次いで、フォトリソグラフィにより、活性領域１２ａ，１２ｃを露出し、他の領域（例えば活性領域１２ｂ）を覆うフォトレジスト膜（図示せず）を形成する。
【００８４】
次いで、このフォトレジスト膜、ゲート電極２０及びサイドウォールスペーサ３０をマスクとしてＮ形不純物をイオン注入し、活性領域１２ａに形成されたゲート電極２０の両側に、深いソース／ドレイン領域（Ｎ型ディープＳ／Ｄ領域）３２ｎを形成する。また、活性領域１２ｃに、Ｎ型不純物拡散層３４を形成する。例えば、リンイオンを、加速エネルギー５ｋｅＶ〜２０ｋｅＶ（１ｋｅＶ〜２０ｋｅＶでもよい）、ドーズ量２×１０１５ｃｍ−２〜１×１０１６ｃｍ−２（ドーズ量２×１０１５ｃｍ−２〜２×１０１６ｃｍ−２でもよい）とし、チルト角０°〜１０°（０°〜３０°でもよい）でイオン注入し、Ｎ型ディープＳ／Ｄ領域３２ｎ及びＮ型不純物拡散層３４を形成する。Ｎ形不純物としては、リンの代わりに砒素を用いてもよい。
【００８５】
次いで、例えばアッシングにより、フォトレジスト膜を除去する。
【００８６】
なお、活性領域１２ｃに形成するＮ型抵抗素子に求められる抵抗値の範囲によっては、Ｎ型不純物拡散層３４を形成しなくてもよい。この場合、活性領域１２ｃを覆うフォトレジスト膜をマスクとしてイオン注入を行えばよい。
【００８７】
Ｎ型抵抗素子の抵抗値は、Ｎ型不純物拡散層２７（及びＰ型不純物拡散層２５）とＮ型不純物拡散層３４とを任意に組み合わせることにより、設定することができる。Ｎ型抵抗素子に求められる抵抗値が、これら不純物拡散層の組み合わせでは得られない場合は、活性領域１２ｃのみを開口するフォトレジスト膜を形成し、イオン注入を別途行うようにしてもよい。この場合、このイオン注入だけで抵抗値を調整するようにしてもよいし、Ｎ型不純物拡散層２７（及びＰ型不純物拡散層２５）及びＮ型不純物拡散層３４に追加して更にイオン注入を行うことにより抵抗値を調整するようにしてもよい。
【００８８】
次いで、フォトリソグラフィにより、活性領域１２ａ，１２ｃを覆い活性領域１２ｂを露出するフォトレジスト膜（図示せず）を形成する。
【００８９】
次いで、このフォトレジスト膜、ゲート電極２０及びサイドウォールスペーサ３０をマスクとしてＰ形不純物をイオン注入し、活性領域１２ｂに形成されたゲート電極２０の両側に、深いソース／ドレイン領域（Ｐ型ディープＳ／Ｄ領域）３２ｐを形成する（図１０（ａ））。Ｐ型抵抗素子を形成する場合は、Ｐ型抵抗素子を形成する活性領域にもイオン注入を行い、Ｐ型不純物拡散層を形成する。例えば、ボロンイオンを、加速エネルギー２ｋｅＶ〜５ｋｅＶ、ドーズ量２×１０１５ｃｍ−２〜２×１０１６ｃｍ−２とし、チルト角０°〜１０°（０°〜３０°でもよい）でイオン注入し、Ｐ型ディープＳ／Ｄ領域３２ｐを形成する。Ｐ形不純物としては、ボロンイオンの代わりに弗化ボロンイオンを用いてもよい。
【００９０】
次いで、例えばアッシングにより、フォトレジスト膜を除去する。
【００９１】
なお、Ｐ型抵抗素子を形成する場合、Ｐ型抵抗素子に求められる抵抗値の範囲によっては、Ｐ型ディープＳ／Ｄ領域３２ｐと同時にＰ型不純物拡散層を形成しなくてもよい。この場合、活性領域１２ｃを覆うフォトレジスト膜をマスクとしてイオン注入を行えばよい。
【００９２】
Ｐ型抵抗素子の抵抗値は、Ｐ型エクステンション領域２６ｐと同時に形成するＰ型不純物拡散層（及びＮ型ポケット領域２４ｎと同時に形成するＮ型不純物拡散層）と、Ｐ型ディープＳ／Ｄ領域３２ｐと同時に形成するＰ型不純物拡散層とを任意に組み合わせることにより、設定することができる。Ｐ型抵抗素子に求められる抵抗値が、これら不純物拡散層の組み合わせでは得られない場合は、Ｐ型抵抗素子を形成する活性領域のみを開口するフォトレジスト膜を形成し、イオン注入を別途行うようにしてもよい。この場合、このイオン注入だけで抵抗値を調整するようにしてもよいし、Ｐ型エクステンション領域２６ｐ、Ｎ型ポケット領域２４ｎ、Ｐ型ディープＳ／Ｄ領域３２ｐを形成するイオン注入に追加して更にイオン注入を行うことにより抵抗値を調整するようにしてもよい。
【００９３】
次いで、不活性ガス雰囲気（例えば窒素雰囲気）中で、例えば、１０００℃〜１０５０℃、１秒オーダーの（９００℃〜１１００℃、１０秒以下でもよい）の短時間アニール（ｓＲＴＡ）処理を施し、イオン注入した各不純物を活性化させる。これにより、活性領域１２ａには、Ｎ型エクステンション領域２６ｎとＮ型ディープＳ／Ｄ領域３２ｎとを有するポケット（Ｐ型ポケット領域２４ｐ）付きのＮ型ソース／ドレイン領域３６ｎが形成される。また、活性領域１２ｂには、Ｐ型エクステンション領域２６ｐとＮ型ディープＳ／Ｄ領域３２ｐとを有するポケット（Ｎ型ポケット領域２４ｎ）付きのＰ型ソース／ドレイン領域３６ｐが形成される。また、活性領域１２ｃには、Ｎ型不純物拡散層３７ｎが形成される（図１０（ｂ））。
【００９４】
次いで、フォトリソグラフィにより、活性領域１２ａ，１２ｂを覆い、活性領域１２ｃを露出するフォトレジスト膜３８を形成する。
【００９５】
次いで、フォトレジスト膜３８をマスクとしてイオン注入を行い、活性領域１２ｃの表面側をアモルファス化する。これにより、Ｎ型不純物拡散層３７の表面部に、アモルファス化領域４０を形成する（図１１（ａ））。
【００９６】
アモルファス化領域４０は、Ｎ型不純物拡散層３７の接合深さの２／３〜１／２よりも浅い領域とすることが望ましい。
【００９７】
図１６は、形成されるアモルファス化領域の厚さと加速エネルギーとの関係を示すグラフである。このグラフは、ゲルマニウムイオンを、ドーズ量１×１０１５ｃｍ−２の条件でイオン注入した場合を示している。
【００９８】
形成されるアモルファス化領域４０の厚さは、例えば図１６に示すように、イオン注入の加速エネルギーによって調整することができる。
【００９９】
例えば、活性領域１２ｃに、上記条件でＮ型不純物拡散層３４を形成している場合、Ｎ型不純物拡散層３７の接合深さは、およそ８０ｎｍ程度となる。この場合は、例えば、ゲルマニウムイオン（Ｇｅ＋）を、加速エネルギー１０ｋｅＶ〜２０ｋｅＶ（５ｋｅＶ〜５０ｋｅＶでもよい）、ドーズ量５×１０１４ｃｍ−２〜２×１０１５ｃｍ−２（２×１０１４ｃｍ−２〜５×１０１５ｃｍ−２でもよい）の条件でイオン注入を行う。
【０１００】
また、活性領域１２ｃに、上記条件でＮ型不純物拡散層２７を形成しているがＮ型不純物拡散層３４を形成していない場合、Ｎ型不純物拡散層３７の接合深さは、およそ１０〜２０ｎｍ程度となる。この場合は、例えば、ゲルマニウムイオンを、加速エネルギー３ｋｅＶ以下、ドーズ量５×１０１４ｃｍ−２〜２×１０１５ｃｍ−２（２×１０１４ｃｍ−２〜５×１０１５ｃｍ−２でもよい）の条件でイオン注入を行う。
【０１０１】
次いで、例えばアッシングにより、フォトレジスト膜３８を除去する。
【０１０２】
Ｐ型抵抗素子を形成する場合は、Ｐ型抵抗素子の形成領域にもイオン注入を行い、表面部にアモルファス化領域を形成する。
【０１０３】
アモルファス化領域は、Ｎ型ソース／ドレイン領域３６ｎ、Ｐ型ソース／ドレイン領域３６ｐにも形成するようにしてもよい。
【０１０４】
アモルファス化する際に用いるイオン種は、ゲルマニウム、シリコン、アルゴン、キセノンなどの電気的に不活性な不純物を適用することができる。また、Ｎ型抵抗素子の場合は砒素、リン、アンチモン等のドナー不純物を、Ｐ型抵抗素子の場合はインジウム等のアクセプタ不純物を、適用することもできる。ドナー不純物やアクセプタ不純物を用いる場合にあっては、これら不純物を抵抗素子の抵抗値の調整に利用することもできる。
【０１０５】
次いで、不活性ガス雰囲気（例えば窒素雰囲気）中で、例えば、１１００℃〜１３００℃、１ミリ秒程度（１０００℃〜１３５０℃、１００ミリ秒以下でもよい）のアニール（ＭＳＡ）処理を施し、イオン注入した各不純物を活性化させる。これにより、活性領域１２ｃのアモルファス化領域が再結晶化し、注入ダメージも回復する（図１１（ｂ））。
【０１０６】
なお、ＭＩＳトランジスタの特性上におけるＭＳＡを行うメリットとしては、例えば、活性化率向上による寄生抵抗の低減、オン電流の増加、ゲートポリシリコンの活性化率向上によるゲート絶縁膜の実効膜厚の薄膜化、等が挙げられる。
【０１０７】
次いで、全面に、例えばプラズマＣＶＤ法等により、絶縁膜、例えば、シリコン酸化膜、シリコン窒化膜、又はシリコン酸化膜とシリコン窒化膜の積層構造の絶縁膜（シリサイドブロック膜）４２を形成する（図１２（ａ））。
【０１０８】
次いで、フォトリソグラフィ及びドライエッチングにより、絶縁膜４２をパターニングし、Ｎ型不純物拡散層３７上のシリサイド化しない領域に絶縁膜４２を選択的に残存させる（図１２（ｂ））。
【０１０９】
次いで、全面に、例えば例えばスパッタ法により、シリサイド金属、例えばニッケル（Ｎｉ）を堆積し、ニッケル膜４４を形成する（図１３（ａ））。
【０１１０】
次いで、熱処理を行い、ゲート電極２０の上面に露出しているシリコン及びソース／ドレイン領域３６ｎ，３６ｐ，３７の表面に露出しているシリコンとニッケル膜４４とを局所的に反応させ、シリサイド層（Ｎｉ２Ｓｉ）を形成する。
【０１１１】
次いで、例えばウェットエッチングにより、未反応のまま残存しているニッケル膜４４を除去する。
【０１１２】
次いで、熱処理を行い、Ｎｉ２Ｓｉをより抵抗率の低いＮｉＳｉに相転換する。これにより、ゲート電極２０の上面、Ｎ型ソース／ドレイン領域３６ｎ及びＰ型ソース／ドレイン領域３６ｐの表面、絶縁膜４２で覆われていない領域のＮ型不純物拡散領域３７上に、ＮｉＳｉの金属シリサイド層４６を形成する（図１３（ｂ））。
【０１１３】
次いで、全面に、例えばプラズマＣＶＤ法等により、例えばシリコン窒化膜を堆積し、シリコン窒化膜のコンタクトエッチストッパ膜４８を形成する。
【０１１４】
次いで、コンタクトエッチストッパ膜４８上に、例えばプラズマＣＶＤ法等により、例えばシリコン酸化膜を堆積し、その後シリコン酸化膜を化学的機械的研磨（ＣＭＰ）法により平坦化して、シリコン酸化膜の層間絶縁膜５０を形成する（図１４（ａ））。
【０１１５】
次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜５０及びコンタクトエッチストッパ膜４８に、金属シリサイド層４６に達するコンタクトホール５２を形成する（図１４（ｂ））。
【０１１６】
次いで、コンタクトホール５２内に、例えばバリアメタル膜及びタングステン膜を埋め込み、コンタクトプラグ５４を形成する１５（図）。
【０１１７】
この後、多層配線の形成等の工程を経て、ＣＭＯＳトランジスタを完成させる。配線形成工程などに関しては、種々の公知技術を用いることができる。
【０１１８】
このように、本実施形態によれば、低抵抗のエクステンション領域を有するＭＩＳトランジスタを形成するとともに、抵抗素子の抵抗値のばらつきを低減することができる。これにより、特性の安定した抵抗素子を有する高性能且つ信頼性の高い半導体装置を製造することができる。
【０１１９】
［第３実施形態］
第３実施形態による半導体装置の製造方法について図１７及び図１８を用いて説明する。図１乃至図１６に示す第１及び第２実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し又は簡潔にする。
【０１２０】
図１７及び図１８は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【０１２１】
本実施形態による半導体装置の製造方法は、抵抗素子のＮ型不純物拡散層３７の表面にアモルファス化領域４０を形成するイオン注入工程を行う代わりに、フッ素イオンのイオン注入を行うほかは、第２実施形態による半導体装置の製造方法と同様である。
【０１２２】
まず、第２実施形態と同様にして、活性領域１２ａにＮ型ソース／ドレイン領域３６ｎを、活性領域１２ｂにＰ型ソース／ドレイン領域３６ｐを、活性領域１２ｃにＮ型不純物拡散層３７を、それぞれ形成する（図１７（ａ））。
【０１２３】
次いで、フォトリソグラフィにより、活性領域１２ｃを露出し、他の領域（例えば活性領域１２ａ，１２ｂ）を覆うフォトレジスト膜３８を形成する。
【０１２４】
次いで、フォトレジスト膜３８をマスクとして、活性領域１２ｃに、フッ素イオンをイオン注入する（図１７（ｂ））。例えば、フッ素イオンを、加速エネルギー５ｋｅＶ〜１０ｋｅＶ（２ｋｅＶ〜２０ｋｅＶでもよい）、ドーズ量５×１０１４ｃｍ−２〜２×１０１５ｃｍ−２（２×１０１４ｃｍ−２〜５×１０１５ｃｍ−２でもよい）の条件でイオン注入を行う。フッ素イオンのイオン注入では、第２実施形態の場合のように、Ｎ型不純物拡散層３７の表面部にアモルファス化領域４０を形成する必要はない。Ｐ型抵抗素子を形成する場合は、Ｐ型抵抗素子の形成領域にもフッ素イオンをイオン注入する。
【０１２５】
フッ素イオンを添加する領域は、Ｎ型不純物拡散層３７の接合深さの２／３〜１／２よりも浅い領域とすることが望ましい。
【０１２６】
フッ素イオンは、Ｎ型ソース／ドレイン領域３６ｎ、Ｐ型ソース／ドレイン領域３６ｐにも添加するようにしてもよい。
【０１２７】
次いで、例えばアッシングにより、フォトレジスト膜３８を除去する。
【０１２８】
次いで、不活性ガス雰囲気（例えば窒素雰囲気）中で、例えば、１１００℃〜１３００℃、１ミリ秒程度（１０００℃〜１３５０℃、１００ミリ秒以下でもよい）のアニール（ＭＳＡ）処理を施し、イオン注入によるダメージを回復する（図１８）。
【０１２９】
この後、第２実施形態と同様にして、半導体装置を完成する。
【０１３０】
このように、本実施形態によれば、低抵抗のエクステンション領域を有するＭＩＳトランジスタを形成するとともに、抵抗素子の抵抗値のばらつきを低減することができる。これにより、特性の安定した抵抗素子を有する高性能且つ信頼性の高い半導体装置を製造することができる。
【０１３１】
［第４実施形態］
第４実施形態による半導体装置の製造方法について図１９乃至図２５を用いて説明する。図１乃至図１８に示す第１乃至第３実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し又は簡潔にする。
【０１３２】
図１９は、本実施形態による半導体装置の構造を示す概略断面図である。図２０乃至図２５は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【０１３３】
はじめに、本実施形態による半導体装置の構造について図１９を用いて説明する。
【０１３４】
本実施形態による半導体装置は、図１９に示すように、抵抗素子が、素子分離領域１２上に設けられた多結晶シリコン膜の抵抗素子層６０により形成されているほかは、図７に示す第２実施形態による半導体装置と同様である。
【０１３５】
抵抗素子形成領域１２ｄには、素子分離領域１２が形成されている。抵抗素子形成領域１２ｄの素子分離領域１２上には、不純物が添加された多結晶シリコンの抵抗素子層６０が形成されている。抵抗素子層６０の表面の両端部には、電極としての金属シリサイド層４６が設けられている。こうして、抵抗素子層６０と金属シリサイド層４６とを有するＮ型抵抗素子が形成されている。
【０１３６】
次に、本実施形態による半導体装置の製造方法について図２０乃至図２５を用いて説明する。
【０１３７】
まず、第２実施形態と同様にして、シリコン基板１０に、活性領域１２ａ，１２ｂを画定する素子分離領域１２を形成する。ここでは、活性領域１２ａはＮ型ＭＩＳトランジスタの形成領域であり、活性領域１２ｂがＰ型ＭＩＳトランジスタの形成領域であるものとする。本実施形態では、Ｎ型抵抗素子を、素子分離領域１２上に形成する。Ｎ型抵抗素子は、素子分離領域１２上の抵抗素子形成領域１２ｄに形成するものとする。なお、本実施形態では図面を用いて説明しないが、Ｎ型抵抗素子に代えて或いは追加して、Ｎ型抵抗素子と同様の構造のＰ型抵抗素子を設けるようにしてもよい。
【０１３８】
次いで、活性領域１２ａにＰ形不純物を注入してＰウェル１４を形成し、活性領域１２ｂにＮ形不純物を注入してＮウェル１６を形成する。
【０１３９】
次いで、例えば熱酸化法によりシリコン基板１０の表面を熱酸化し、活性領域１２ａ，１２ｂ表面にシリコン酸化膜のゲート絶縁膜１８を形成する。
【０１４０】
次いで、例えばＣＶＤ法により、ゲート絶縁膜１８が形成されたシリコン基板１０上に、例えば膜厚１００ｎｍの多結晶シリコン膜を堆積する。
【０１４１】
次いで、フォトリソグラフィ及びドライエッチングにより、この多結晶シリコン膜をパターニングし、活性領域１２ａ，１２ｂに多結晶シリコン膜のゲート電極２０を形成し、抵抗素子形成領域１２ｄに多結晶シリコン膜の抵抗素子層６０を形成する（図２０（ａ））。
【０１４２】
次いで、フォトリソグラフィにより、抵抗素子形成領域１２ｄを露出し、他の領域（例えば活性領域１２ａ，１２ｂ）を覆うフォトレジスト膜６２を形成する。
【０１４３】
次いで、フォトレジスト膜６２をマスクとしてイオン注入を行い、抵抗素子層６０に、所定のドーパント不純物をイオン注入する（図２０（ｂ））。
【０１４４】
Ｎ型ポリ抵抗素子の場合、例えば、リンイオンを、加速エネルギー５ｋｅＶ〜１０ｋｅＶ（２ｋｅＶ〜２０ｋｅＶでもよい）、ドーズ量２×１０１５ｃｍ−２〜６×１０１５ｃｍ−２で（１×１０１５ｃｍ−２〜２×１０１６ｃｍ−２でもよい）でイオン注入する。Ｐ型ポリ抵抗素子の場合、例えば、ボロンイオンを、加速エネルギー５ｋｅＶ〜１０ｋｅＶ（２ｋｅＶ〜２０ｋｅＶでもよい）、ドーズ量２×１０１５ｃｍ−２〜６×１０１５ｃｍ−２で（１×１０１５ｃｍ−２〜１×１０１６ｃｍ−２でもよい）でイオン注入する。
【０１４５】
次いで、例えばアッシングによりフォトレジスト膜６２を除去する。
【０１４６】
次いで、熱処理を行い、注入した不純物を膜中に十分に拡散させ、抵抗素子層６０の抵抗率を下げる。例えば、窒素雰囲気中で、９００℃〜１０５０℃、１秒〜１０秒程度の熱処理を行う。
【０１４７】
なお、抵抗素子層６０へのイオン注入及び熱処理は、多結晶シリコン膜を堆積後、パターニングして抵抗素子層６０及びゲート電極２０を形成する前に行ってもよい。また、抵抗素子層６０へのドーピングは、Ｎ型ディープＳ／Ｄ領域３２ｎ又はＰ型ディープＳ／Ｄ領域３２ｐを形成するためのイオン注入の際に行ってもよい。また、抵抗素子層６０へ注入した不純物を拡散させる熱処理には、ソース／ドレイン領域の活性化アニールなど、後続の熱処理を利用してもよい。
【０１４８】
次いで、第２実施形態と同様にして、活性領域１２ａに設けられたゲート電極２０の両側に、Ｐ型ポケット領域２４ｐ及びＮ型エクステンション領域２６ｎを形成する。この際、Ｎ型抵抗素子の抵抗素子層６０へ、同時にイオン注入を行ってもよい。
【０１４９】
次いで、第２実施形態と同様にして、活性領域１２ｂに設けられたゲート電極２０の両側に、Ｎ型ポケット領域２４ｎ及びＰ型エクステンション領域２６ｐを形成する。この際、Ｐ型抵抗素子の抵抗素子層へ、同時にイオン注入を行ってもよい。
【０１５０】
次いで、第２実施形態と同様にして、ゲート電極２０の側壁部分に、サイドウォールスペーサ３０を形成する。この際、サイドウォールスペーサ３０は抵抗素子層６０の側壁部分にも形成され、抵抗素子層６０上に堆積された絶縁膜は除去される（図２１（ｂ））。
【０１５１】
次いで、第２実施形態と同様にして、活性領域１２ａに設けられたゲート電極２０の両側に、Ｎ型ディープＳ／Ｄ領域３２ｎを形成する。この際、Ｎ型抵抗素子の抵抗素子層６０へ、同時にイオン注入を行ってもよい。
【０１５２】
次いで、第２実施形態と同様にして、活性領域１２ｂに設けられたゲート電極２０の両側に、Ｐ型ディープＳ／Ｄ領域３２ｐを形成する（図２２（ａ））。この際、Ｐ型抵抗素子の抵抗素子層へ、同時にイオン注入を行ってもよい。
【０１５３】
次いで、不活性ガス雰囲気（例えば窒素雰囲気）中で、例えば、１０００℃〜１０５０℃、１秒オーダーの（９００℃〜１１００℃、１０秒以下でもよい）の短時間アニール（ｓＲＴＡ）処理を施し、イオン注入した各不純物を活性化させる。これにより、活性領域１２ａには、Ｎ型エクステンション領域２６ｎとＮ型ソース／ドレイン領域３２ｎとを有するポケット（Ｐ型ポケット領域２４ｐ）付きのＮ型不純物拡散層３６ｎが形成される。また、活性領域１２ｂには、Ｐ型エクステンション領域２６ｐとＮ型ディープＳ／Ｄ領域３２ｐとを有するポケット（Ｎ型ポケット領域２４ｎ）付きのＰ型ソース／ドレイン領域３６ｐが形成される（図２２（ｂ））。
【０１５４】
次いで、フォトリソグラフィにより、抵抗素子形成領域１２ｄを露出し、他の領域（例えば活性領域１２ａ，１２ｂ）を覆うフォトレジスト膜３８を形成する。
【０１５５】
次いで、フォトレジスト膜３８をマスクとしてイオン注入を行い、抵抗素子層６０の表面側をアモルファス化する。これにより、抵抗素子層６０の表面部に、アモルファス化領域４０を形成する（図２３（ａ））。
【０１５６】
抵抗素子層６０の厚さが例えば１００ｎｍの場合、例えば、ゲルマニウムイオンを、加速エネルギー４０ｋｅＶ〜８０ｋｅＶ（２０ｋｅＶ〜１００ｋｅＶでもよい）、ドーズ量５×１０１４ｃｍ−２〜２×１０１５ｃｍ−２（２×１０１４ｃｍ−２〜５×１０１５ｃｍ−２でもよい）の条件でイオン注入する。
【０１５７】
アモルファス化する際に用いるイオン種は、ゲルマニウム、シリコン、アルゴン、キセノンなどの電気的に不活性な不純物を、Ｎ型抵抗素子の場合は砒素、リン、アンチモンを、Ｐ型抵抗素子の場合はインジウムを、適用することができる。
【０１５８】
Ｐ型抵抗素子を形成する場合は、Ｐ型抵抗素子の形成領域にもイオン注入を行い、表面部にアモルファス化領域を形成する。
【０１５９】
なお、アモルファス化領域４０を形成する代わりに、第３実施形態のように、フッ素イオン注入を行ってもよい。この場合、例えば、フッ素イオンを、加速エネルギー５ｋｅＶ〜１０ｋｅＶ（２ｋｅＶ〜２０ｋｅＶでもよい）、ドーズ量５×１０１４ｃｍ−２〜１×１０１５ｃｍ−２（２×１０１４ｃｍ−２〜２×１０１５ｃｍ−２でもよい）の条件でイオン注入する。
【０１６０】
次いで、例えばアッシングにより、フォトレジスト膜３８を除去する。
【０１６１】
次いで、不活性ガス雰囲気（例えば窒素雰囲気）中で、例えば、１１００℃〜１３００℃、１ミリ秒程度（１０００℃〜１３５０℃、１００ミリ秒以下でもよい）のミリ秒アニール（ＭＳＡ）処理を施し、イオン注入した各不純物を活性化させる。これにより、抵抗素子層６０のアモルファス化領域４０が再結晶化し、注入ダメージも回復する（図２３（ｂ））。
【０１６２】
次いで、全面に、例えばプラズマＣＶＤ法等により、シリコン酸化膜、シリコン窒化膜、又はシリコン酸化膜とシリコン窒化膜の積層構造の絶縁膜（シリサイドブロック膜）４２を形成する（図２４（ａ））。
【０１６３】
次いで、フォトリソグラフィ及びドライエッチングにより、絶縁膜４２をパターニングし、Ｎ型不純物拡散層３７上のシリサイド化しない領域に絶縁膜４２を選択的に残存させる（図２４（ｂ））。
【０１６４】
次いで、第２実施形態と同様にして、ゲート電極２０の上面、Ｎ型不純物拡散領域３６ｎ及びＰ型不純物拡散領域３６ｐの表面、絶縁膜４２で覆われていない領域の抵抗素子層６０上に、金属シリサイド層４６を形成する（図２５）。
【０１６５】
この後、第２実施形態と同様にして、コンタクトエッチストッパ膜、層間絶縁膜、コンタクトプラグ、多層配線等を形成し、本実施形態による半導体装置を完成する。
【０１６６】
このように、本実施形態によれば、低抵抗のエクステンション領域を有するＭＩＳトランジスタを形成するとともに、抵抗素子の抵抗値のばらつきを低減することができる。これにより、特性の安定した抵抗素子を有する高性能且つ信頼性の高い半導体装置を製造することができる。
【０１６７】
［変形実施形態］
上記実施形態に限らず種々の変形が可能である。
【０１６８】
例えば、上記第２乃至第４実施形態では、第１実施形態の製造方法をＮ型抵抗素子やＰ型抵抗素子の製造に適用した例を示したが、第１実施形態の製造方法を、半導体装置の他の構成部分の製造に適用してもよい。
【０１６９】
例えば、第１実施形態の製造方法により製造した不純物拡散領域により、ＭＩＳトランジスタのソース／ドレイン領域やゲート電極を形成するようにしてもよい。これにより、特性の安定したＭＩＳトランジスタを製造することができる。
【０１７０】
また、上記実施形態に記載の半導体装置の構造、構成材料、製造条件等は、一例を記載したものであり、必要に応じて適宜変更が可能である。
【０１７１】
以上の実施形態に関し、更に以下の付記を開示する。
【０１７２】
（付記１） 半導体層にドーパント不純物を添加する工程と、
前記ドーパント不純物を添加した前記半導体層に０．１秒〜１０秒の第１の活性化熱処理を行う工程と、
前記第１の活性化熱処理を行った前記半導体層にイオン注入を行い、前記半導体層の前記ドーパント不純物が添加された領域をアモルファス化する工程と、
０．１ミリ秒〜１００ミリ秒の第２の活性化熱処理を行い、アモルファス化した前記半導体層を再結晶化する工程と
を有することを特徴とする半導体装置の製造方法。
【０１７３】
（付記２） 付記１記載の半導体装置の製造方法において、
前記半導体層にイオン注入を行う工程では、前記半導体層の表面から前記ドーパント不純物を添加した領域の３分の２以下の厚さに相当する領域をアモルファス化する
ことを特徴とする半導体装置の製造方法。
【０１７４】
（付記３） 付記１記載の半導体装置の製造方法において、
前記半導体層は、絶縁膜上に形成された半導体層であり、
前記半導体層にイオン注入を行う工程では、前記半導体層の全体をアモルファス化する
ことを特徴とする半導体装置の製造方法。
【０１７５】
（付記４） 半導体層にドーパント不純物を添加する工程と、
前記ドーパント不純物を添加した前記半導体層に０．１秒〜１０秒の第１の活性化熱処理を行う工程と、
前記第１の活性化熱処理を行った前記半導体層にフッ素をイオン注入する工程と、
フッ素をイオン注入した前記半導体層に０．１ミリ秒〜１００ミリ秒の第２の活性化熱処理を行う工程と
を有することを特徴とする半導体装置の製造方法。
【０１７６】
（付記５） 付記４記載の半導体装置の製造方法において、
前記半導体層にイオン注入を行う工程では、前記半導体層の表面から、前記ドーパント不純物を添加した領域の３分の２以下の厚さに相当する領域にフッ素を導入する
ことを特徴とする半導体装置の製造方法。
【０１７７】
（付記６） 付記４記載の半導体装置の製造方法において、
前記半導体層は、絶縁膜上に形成されており、
前記半導体層にイオン注入を行う工程では、前記半導体層の全体にフッ素を導入する
ことを特徴とする半導体装置の製造方法。
【０１７８】
（付記７） 付記１乃至６のいずれか１項に記載の半導体装置の製造方法において、
前記第１の活性化熱処理は、９００℃〜１１００℃の温度で行う
ことを特徴とする半導体装置の製造方法。
【０１７９】
（付記８） 付記１乃至７のいずれか１項に記載の半導体装置の製造方法において、
前記第２の活性化熱処理は、１０００℃〜１３５０℃の温度で行う
ことを特徴とする半導体装置の製造方法。
【０１８０】
（付記９） 付記１乃至８のいずれか１項に記載の半導体装置の製造方法において、
前記半導体層に前記ドーパント不純物を添加する工程は、ＭＩＳトランジスタのエクステンション領域又はディープＳ／Ｄ領域を形成するイオン注入の際に行う
ことを特徴とする半導体装置の製造方法。
【符号の説明】
【０１８１】
１０…シリコン基板
１２…素子分離領域
１２ａ，１２ｂ、１２ｃ…活性領域
１２ｄ…Ｎ型抵抗素子形成領域
１４…Ｐウェル
１６…Ｎウェル
１８…ゲート絶縁膜
２０…ゲート電極
２２，２８，３８…フォトレジスト膜
２４…ポケット領域
２５…Ｐ型不純物拡散層
２６…エクステンション領域
２７，３４，３７…Ｎ型不純物拡散層
３０…サイドウォールスペーサ
３２…ディープＳ／Ｄ領域
３６…ソース／ドレイン領域
４０…アモルファス化領域
４２…絶縁膜
４４…ニッケル膜
４６…金属シリサイド層
４８…コンタクトエッチストッパ膜
５０…層間絶縁膜
５２…コンタクトホール
５４…コンタクトプラグ
６０…抵抗素子層
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に係り、特に、半導体基板や半導体層に設けられた抵抗素子を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
微細トランジスタの高性能化を図るうえで重要な点として、ソースドレインエクステンション部の寄生抵抗を低減することが挙げられる。この目的のもと、低抵抗で且つドーパントプロファイルの急峻なソースドレインエクステンション部を形成する技術が求められている。
【０００３】
ソースドレインエクステンション部のドーパントプロファイルは、ソース／ドレイン領域の活性化の際の熱処理によって大きく影響される。従来、ソース／ドレイン領域の活性化熱処理としては、短時間アニール（ＲＴＡ：Rapid Thermal Annealing）や、スパイクＲＴＡ（ｓＲＴＡ：Spike Rapid Thermal Annealing）が主に用いられていた。ここで、ＲＴＡとは、アニール時間が１０秒程度の熱処理であり、ｓＲＴＡとは、アニール時間が１秒程度の熱処理である。
【０００４】
ＲＴＡやｓＲＴＡは、炉アニールに替わる浅い接合を形成する技術として用いられてきた技術であるが、近年の微細トランジスタに求められるソース／ドレインエクステンション部の形成技術への適用は困難となりつつある。具体的には、ＲＴＡやｓＲＴＡでは、より浅い接合を形成するためにアニール温度を下げると、その結果ドーパントの活性化率が低下し、シート抵抗が上昇してしまう。一方、シート抵抗を下げるためにアニール温度を上げると、ドーパントの拡散が大きくなり接合が深くなってしまう。
【０００５】
このような観点から、近年では、１ｍｓｅｃ程度の極めて短い時間に１２００℃を超えるような温度に加熱することができるミリ秒アニール技術（ＭＳＡ：Millisecond Annealing）が採用されはじめている。ＭＳＡとしては、フラッシュランプアニール（ＦＬＡ：Flash Lamp Annealing）や、レーザアニール（ＬＡ：Laser Annealing）等が適用されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開昭５３−１１８９９１号公報
【特許文献２】特開昭５４−０１６１９１号公報
【特許文献３】特開２００９−２３９０６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ミリ秒アニール装置は、光を照射する時間が極めて短いため、ＲＴＡやｓＲＴＡのようにウェーハの温度をリアルタイムで測定してランプパワーをフィードバック制御することが技術的に困難である。このため、ＭＳＡでは、ＲＴＡやｓＲＴＡと比較して、ウェーハ間で温度差が大きくなったりウェーハ面内の温度均一性が低下することがあった。
【０００８】
ＭＩＳトランジスタの性能は、ソース／ドレイン領域のドーピングプロファイルのみならず、ゲート電極の加工精度（特にゲート長）やサイドウォール幅、など様々な工程の影響を受けるため、ドーピングプロファイルの変化が全体の特性に与える影響は小さい。
【０００９】
しかしながら、半導体基板や半導体層にドーピングを行うことにより形成した不純物拡散領域を用いた抵抗素子は、イオン注入の精度とアニールの温度ばらつきが特性変動に大きく影響する。このため、活性化熱処理のウェーハ間での温度差が大きくなったりウェーハ面内の温度均一性が低下したりすると、抵抗素子の抵抗値のばらつきが大きくなってしまう。
【００１０】
本発明の目的は、浅く抵抗値の低い不純物拡散領域を形成することができ、不純物拡散領域の抵抗値のばらつきを抑制しうる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
実施形態の一観点によれば、半導体層にドーパント不純物を添加する工程と、前記ドーパント不純物を活性化し、前記半導体層に前記ドーパント不純物の拡散領域を形成する工程とを有し、前記ドーパント不純物を活性化する工程は、前記ドーパント不純物を添加した前記半導体層に０．１秒〜１０秒の第１の活性化熱処理を行う工程と、前記第１の活性化熱処理を行った前記半導体層にイオン注入を行い、前記半導体層の前記ドーパント不純物が添加された領域をアモルファス化する工程と、０．１ミリ秒〜１００ミリ秒の第２の活性化熱処理を行い、アモルファス化した前記半導体層を再結晶化する工程とを有する半導体装置の製造方法が提供される。
【００１２】
また、実施形態の他の観点によれば、半導体層にドーパント不純物を添加する工程と、前記ドーパント不純物を活性化し、前記半導体層に前記ドーパント不純物の拡散領域を形成する工程を有し、前記ドーパント不純物を活性化する工程は、前記ドーパント不純物を添加した前記半導体層に０．１秒〜１０秒の第１の活性化熱処理を行う工程と、前記第１の活性化熱処理を行った前記半導体層にフッ素をイオン注入する工程と、フッ素をイオン注入した前記半導体層に０．１ミリ秒〜１００ミリ秒の第２の活性化熱処理を行う工程とを有する半導体装置の製造方法が提供される。
【発明の効果】
【００１３】
開示の半導体装置の製造方法によれば、浅く抵抗値の低い不純物拡散領域を形成することができる。また、半導体層に形成した不純物拡散領域の抵抗値のばらつきを抑制することができる。これにより、特性の安定した抵抗素子を有する高性能且つ信頼性の高い半導体装置を製造することができる。
【図面の簡単な説明】
【００１４】
【図１】図１は、第１実施形態による半導体装置の製造方法を示すフローチャートである。
【図２】図２は、ＭＳＡ及びｓＲＴＡの温度プロファイルの一例を示すグラフである。
【図３】図３は、熱処理温度及び時間とボロンの拡散長との関係を示すグラフである。
【図４】図４は、熱処理前後におけるボロンの深さ方向分布を二次イオン質量分析法により測定した結果を示すグラフである。
【図５】図５は、ボロンイオン注入後に熱処理を行った試料におけるシート抵抗と接合深さとの関係を示すグラフである。
【図６】図６は、不純物拡散領域のシート抵抗と熱処理温度との関係を示すグラフである。
【図７】図７は、第２実施形態による半導体装置の構造を示す概略断面図である。
【図８】図８は、第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図９】図９は、第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１０】図１０は、第２実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図１１】図１１は、第２実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図１２】図１２は、第２実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図１３】図１３は、第２実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図１４】図１４は、第２実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図１５】図１５は、第２実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【図１６】図１６は、ゲルマニウムイオンの加速エネルギーと形成されるアモルファス化領域の厚さとの関係を示すグラフである。
【図１７】図１７は、第３実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１８】図１８は、第３実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１９】図１９は、第４実施形態による半導体装置の構造を示す概略断面図である。
【図２０】図２０は、第４実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図２１】図２１は、第４実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図２２】図２２は、第４実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図２３】図２３は、第４実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図２４】図２４は、第４実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図２５】図２５は、第４実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【発明を実施するための形態】
【００１５】
［第１実施形態］
第１実施形態による半導体装置の製造方法について図１乃至図６を用いて説明する。
【００１６】
図１は、本実施形態による半導体装置の製造方法を示すフローチャートである。図２は、ＭＳＡ及びｓＲＴＡの温度プロファイルの一例を示すグラフである。図３は、熱処理温度及び時間とボロンの拡散長との関係を示すグラフである。図４は、熱処理前後におけるボロンの深さ方向分布を二次イオン質量分析法により測定した結果を示すグラフである。図５は、ボロンイオン注入後に熱処理を行った試料におけるシート抵抗と接合深さとの関係を示すグラフである。図６は、不純物拡散領域のシート抵抗と熱処理温度との関係を示すグラフである。
【００１７】
本実施形態による半導体装置の製造方法は、図１に示す手順により、半導体にドーパント不純物を添加した不純物拡散領域を形成するものである。
【００１８】
まず、半導体基板や半導体層等の半導体へ、所望の導電型を付与するドーパント不純物をイオン注入する（ステップＳ１１）。
【００１９】
半導体は、例えば、シリコン基板などの半導体基板や、半導体基板上に形成された半導体層、例えば多結晶シリコン膜やアモルファスシリコン膜等である。なお、本明細書では、半導体基板上に形成された半導体層のみならず半導体基板自体をも半導体層と表現することもある。
【００２０】
ドーパント不純物は、半導体がシリコンの場合、リン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）等のＮ形不純物や、ボロン（Ｂ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）等のＰ形不純物である。イオン注入条件（加速エネルギーやドーズ量）は、形成しようとする導電層の抵抗値や厚さ等に応じて適宜設定することができる。
【００２１】
次いで、処理時間が０．１秒〜１０秒程度の短時間熱処理を行い、半導体へ添加したドーパント不純物を活性化し、半導体中に不純物拡散領域を形成する（ステップＳ１２）。
【００２２】
ステップＳ１２で行う熱処理には、ウェーハ間やウェーハ面内における処理温度均一性の高い熱処理法を適用する。例えば、ウェーハの温度をリアルタイムで測定してランプパワーにフィードバック制御できる短時間熱処理、例えば、処理時間が１０秒程度の短時間アニール（ＲＴＡ：Rapid Thermal Annealing）や、処理時間が１秒程度のスパイクＲＴＡ（ｓＲＴＡ：Spike Rapid Thermal Annealing）が挙げられる。
【００２３】
ステップＳ１２の熱処理により、半導体に添加したドーパント不純物を適度に拡散し、電気的に活性化し、イオン注入ダメージを回復する。温度制御性の高いＲＴＡやｓＲＴＡを用いることにより、熱処理後の不純物分布を適切に制御することができ、抵抗値や接合深さ等の特性の安定した高品質の不純物拡散領域を形成することができる。
【００２４】
熱処理条件は、例えば、９００℃〜１１００℃、１０秒以下、より好ましくは１０００℃〜１０５０℃、１秒オーダーとする。
【００２５】
ステップＳ１２の熱処理は、主として、所望の不純物分布を得るために行うものであり、必ずしもドーパント不純物の活性化率が十分である必要はない。熱処理条件は、所望の不純物分布に応じて適宜設定することが望ましい。
【００２６】
次いで、不純物拡散領域の表面をイオン注入によりアモルファス化し、或いは、フッ素イオン注入を行う（ステップＳ１３）。
【００２７】
ステップＳ１３のイオン注入は、不純物拡散領域の表面をアモルファス化し、或いは、フッ素を添加するために行うものである。フッ素イオンを注入する場合には、必ずしも不純物拡散領域の表面をアモルファス化する必要はない。
【００２８】
不純物拡散領域のアモルファス化に用いるイオン種は、半導体の特性に悪影響を及ぼさないイオン種であれば、特に限定されるものではない。好ましくは、ゲルマニウム（Ｇｅ）やシリコン（Ｓｉ）などのIV族元素イオン、アルゴン（Ａｒ）やキセノン（Ｘｅ）などの電気的に不活性な希ガス元素イオンを適用することができる。また、Ｎ型不純物拡散領域に対しては、リン、砒素、アンチモン等のＶ族元素イオンを適用してもよい。また、Ｐ型不純物拡散領域に対しては、インジウム等のIII族元素イオンを適用してもよい。また、フッ素イオンを適用してもよい。
【００２９】
不純物拡散領域のアモルファス化する領域、フッ素イオンを注入する領域は、不純物拡散層の接合深さの２／３以下とすることが望ましい。これは、不純物拡散層の接合近傍にアモルファス領域が形成されたり注入した元素が存在したりすると、後の熱処理によって接合近傍の結晶欠陥を十分に回復できず、接合リーク電流が増加する虞があるからである。
【００３０】
なお、不純物拡散領域によりＰＮ接合を形成しない場合、例えば、絶縁膜上に設けられたシリコン層に不純物拡散領域を形成する場合には、シリコン層の下面までアモルファス化し或いはフッ素を添加するようにしてもよい。
【００３１】
イオン注入の条件は、アモルファス化する領域の深さやアモルファス化するに必要なドーズ量に応じて適宜設定することが望ましい。
【００３２】
なお、ステップＳ１３のイオン注入による効果については、後述する。
【００３３】
次いで、処理時間が０．１ミリ秒〜１００ミリ秒程度の短時間熱処理を行い、半導体へ添加したドーパント不純物を活性化し、低抵抗の不純物拡散領域を形成する（ステップＳ１４）
ステップＳ１４の熱処理には、半導体へ添加したドーパント不純物の拡散を抑制しつつ、高い活性化率を得ることのできる熱処理法を用いる。このような熱処理法としては、フラッシュランプアニール（ＦＬＡ：Flash Lamp Annealing）や、レーザアニール（ＬＡ：Laser Annealing）等のミリ秒アニール技術（ＭＳＡ：Millisecond Annealing）が挙げられる。ウェーハ表面を１０００℃を超える温度に加熱する時間が１ミリ秒オーダー程度であるアニール技術は、総称してＭＳＡと呼ばれている。ＭＳＡは、ミリ秒〜百ミリ秒程度の極めて短い時間の熱処理であり、高温の熱処理においてもドーパント不純物の拡散を抑制しつつ活性化率を高めることができる。ＭＳＡが可能なアニール装置としては、例えば、大日本スクリーン製造株式会社製の「ＬＡ−３０００−Ｆ」や、米国ウルトラテック社（Ultratech Inc.）製の「ＬＳＡ１００」等が挙げられる。
【００３４】
図２は、ＭＳＡとｓＲＴＡの温度プロファイルの一例を示すグラフである。図２に示すように、ｓＲＴＡは１秒オーダーのアニール技術であり、ピーク温度から５０℃低い温度以上に加熱される時間は１秒以上である。これに対し、ＭＳＡでは、ピーク温度から５０℃低い温度以上に加熱される時間もミリ秒オーダーである。
【００３５】
図３は、熱処理温度及び時間とボロンの拡散長との関係を示すグラフである。図３に示すように、ボロンの拡散長は、熱処理温度が高いほど、熱処理時間が長いほど、長くなる。なお、ボロンはドーパント不純物の中でも拡散係数の大きい元素である。他のドーパント不純物の場合には、同じ拡散長となる熱処理温度及び熱処理時間は、ボロンの場合よりも高く長くなる。
【００３６】
注入した不純物を十分に活性化するために１０００℃程度以上の熱処理を行う場合、ボロンの拡散長を１０ｎｍ以下に抑制するためには、熱処理時間を１００ミリ秒以下とすることが望ましい（図３参照）。より具体的には、熱処理温度は、１０００℃〜１３５０℃、より好ましくは１１００℃〜１３００℃とする。熱処理時間は、１００ミリ秒以下、より好ましくは１ミリ秒程度とする。
【００３７】
図４は、熱処理前後におけるボロンの深さ方向分布を二次イオン質量分析法により測定した結果を示すグラフである。図中、点線がイオン注入直後（as-implanted）の不純物分布であり、太線がＦＬＡ後の不純物分布であり、細線がｓＲＴＡ後の不純物分布である。ボロンのイオン注入条件は、加速エネルギーを０．５ｋｅＶ、ドーズ量を１×１０１５ｃｍ−２とした。
【００３８】
図示するように、ｓＲＴＡではボロンは１０ｎｍ以上拡散しているが、ＦＬＡ（ＭＳＡ）ではほとんど拡散していない。
【００３９】
図５は、ボロンイオン注入後に熱処理を行った試料におけるシート抵抗と接合深さとの関係を示すグラフである。図中、○印はＭＳＡを行った試料であり、□印はｓＲＴＡを行った試料であり、△印はｓＲＴＡ後にＭＳＡを行った試料である。
【００４０】
図示するように、ＭＳＡ（○印）では、ｓＲＴＡ（□）と比較して、より浅く低抵抗の不純物拡散層を形成することができる。また、ｓＲＴＡ後にＭＳＡを行った場合（△印）には、接合深さをほとんど変化することなく、シート抵抗値を大幅に低減することができる。
【００４１】
ただし、ＭＳＡは前述のように、温度制御が難しいうえにパターン依存性がＲＴＡやｓＲＴＡの場合よりも顕著であるため、ＲＴＡやｓＲＴＡよりも処理温度のばらつきが大きくなる。処理温度のばらつきは、不純物拡散層の抵抗値のばらつきを引き起こし、ひいては所望の精度を確保することが困難になる。
【００４２】
しかしながら、本発明者が鋭意検討を行ったところ、ｓＲＴＡ後、ＭＳＡ前に、ステップＳ１３で示したイオン注入を行うことにより、不純物拡散層の抵抗値の温度感度を低下し、低抵抗の不純物拡散領域を形成できることが初めて明らかとなった。
【００４３】
図６は、不純物拡散領域のシート抵抗と熱処理温度との関係を示すグラフである。
【００４４】
図中、■印は、ｓＲＴＡ後、ＭＳＡ前に、イオン注入を行っていない試料の場合である。□印は、ｓＲＴＡ後、ＭＳＡ前に、ゲルマニウムイオンを加速エネルギー１０ｋｅＶ、ドーズ量１×１０１５ｃｍ−２の条件でイオン注入を行った試料の場合である。◇印は、ｓＲＴＡ後、ＭＳＡ前に、ゲルマニウムイオンを加速エネルギー１０ｋｅＶ、ドーズ量５×１０１４ｃｍ−２の条件でイオン注入を行った試料の場合である。△印は、ｓＲＴＡ後、ＭＳＡ前に、ゲルマニウムイオンを加速エネルギー１０ｋｅＶ、ドーズ量１×１０１４ｃｍ−２の条件でイオン注入を行った試料の場合である。○印は、ｓＲＴＡ後、ＭＳＡ前に、フッ素イオンを加速エネルギー５ｋｅＶ、ドーズ量５×１０１４ｃｍ−２の条件でイオン注入を行った試料の場合である。
【００４５】
図示するように、ｓＲＴＡ後、ＭＳＡ前にイオン注入を行っていない試料（■印）は、他の試料と比較して、１１５０℃から１３００℃の領域において、温度変化に対するシート抵抗の変化が極めて大きいことが判る。このことは、ｓＲＴＡ後、ＭＳＡ前にイオン注入を行うことにより、熱処理温度の変動に伴うシート抵抗の変動を小さくできることを表している。
【００４６】
ゲルマニウムイオン注入を行った試料に着目すると、ゲルマニウムの注入量が５×１０１４ｃｍ−２以上の試料（◇印及び△印）では、注入量が１×１０１４ｃｍ−２の試料（□印）と比較して、シート抵抗を低減する効果が高いことが判る。この違いは、イオン注入に伴い導入されたシリコン基板へのダメージの違いによるものであると考えられる。ゲルマニウムイオン注入を行った試料では、いずれもアモルファス層が形成されていたが、注入量が１×１０１４ｃｍ−２の試料では完全にアモルファス化されていなかったものと考えられる。
【００４７】
ｓＲＴＡ後、ＭＳＡ前に行うゲルマニウムのイオン注入は、不純物拡散領域をアモルファス化するために必要なドーズ量とすることが望ましいと考えられる。これは、アモルファス層が再結晶化する際に、アモルファス層中に含まれるドーパントが低温でも活性化する現象によって、熱処理温度の変動に対するシート抵抗値の変動が鈍くなっていると考えられるからである。不純物拡散領域をアモルファス化するという観点からは、ゲルマニウム以外のイオンを用いた場合にも、不純物拡散領域をアモルファス化するために必要なドーズ量のイオン注入を行うことにより、同様の効果を得られるものと考えられる。
【００４８】
一方、ｓＲＴＡ後、ＭＳＡ前にフッ素イオン注入を行った試料では、イオン注入によって不純物拡散領域がアモルファス化されていなかったにもかかわらず、ゲルマニウムイオン注入を行った試料と同様の効果が得られている。これについては明らかにできていないが、フッ素イオン注入の場合、ゲルマニウム等のイオン注入の場合とは異なる特有のメカニズムが存在するものと考えられる。
【００４９】
以上のことから、上述の製造方法により不純物拡散領域を形成することにより、所望の不純物プロファイルを有する低抵抗且つ抵抗値の安定した不純物拡散領域を形成することができる。
【００５０】
このように形成した不純物拡散領域は、半導体基板や絶縁膜上に設けられた半導体層に形成された抵抗素子、ＭＩＳトランジスタのソース／ドレイン領域やゲート電極等として利用することができる。特に、不純物拡散領域の特性が素子特性に直接影響する抵抗素子への適用が効果的である。
【００５１】
このように、本実施形態によれば、浅く抵抗値の低い不純物拡散領域を形成することができる。また、不純物拡散領域の抵抗値のばらつきを低減することができる。
【００５２】
［第２実施形態］
第２実施形態による半導体装置及びその製造方法について図７乃至図１６を用いて説明する。図１乃至図６に示す第１実施形態による半導体装置の製造方法と同様の構成要素には同一の符号を付し、説明を省略し又は簡潔にする。
【００５３】
図７は、本実施形態による半導体装置の構造を示す概略断面図である。図２乃至図１５は、本実施形態による半導体装置の製造方法を示す工程断面図である。図１６は、ゲルマニウムイオンの加速エネルギーと形成されるアモルファス化領域の厚さとの関係を示すグラフである。
【００５４】
本実施形態では、第１実施形態による半導体装置の製造方法を、具体的な半導体装置及びその製造方法に適用した一例を示す。
【００５５】
はじめに、本実施形態による半導体装置の構造について図７を用いて説明する。
【００５６】
シリコン基板１０には、活性領域１２ａ，１２ｂ，１２ｃを画定する素子分離領域１２が形成されている。ここでは、活性領域１２ａはＮ型ＭＩＳトランジスタの形成領域であり、活性領域１２ｂがＰ型ＭＩＳトランジスタの形成領域であり、活性領域１２ｃがＮ型抵抗素子の形成領域であるものとする。
【００５７】
活性領域１２ａ，１２ｃのシリコン基板１０内には、Ｐウェル１４が形成されている。活性領域１２ｂのシリコン基板１０内には、Ｎウェル１６が形成されている。
【００５８】
活性領域１２ａには、シリコン基板１０上にゲート絶縁膜１８を介して形成されたゲート電極２０と、ゲート電極２０の両側のシリコン基板１０内に形成されたＮ型ソース／ドレイン領域３６ｎとを有するＮ型ＭＩＳトランジスタが形成されている。ゲート電極２０の上面及びＮ型ソース／ドレイン領域３６ｎの表面には、金属シリサイド層４６が形成されている。
【００５９】
活性領域１２ｂには、シリコン基板１０上にゲート絶縁膜１８を介して形成されたゲート電極２０と、ゲート電極２０の両側のシリコン基板１０内に形成されたＰ型ソース／ドレイン領域３６ｐとを有するＰ型ＭＩＳトランジスタが形成されている。ゲート電極２０の上面及びＰ型ソース／ドレイン領域３６ｐの表面には、金属シリサイド層４６が形成されている。
【００６０】
活性領域１２ｃには、Ｎ型不純物拡散層３７と、Ｎ型不純物拡散層３７の表面の両端部に設けられた電極としての金属シリサイド層４６とを有するＮ型抵抗素子が形成されている。
【００６１】
なお、図示しないが、Ｎ型抵抗素子に代えて或いは追加して、Ｎ型抵抗素子と同様の構造のＰ型抵抗素子を設けるようにしてもよい。
【００６２】
Ｎ型ＭＩＳトランジスタ、Ｐ型ＭＩＳトランジスタ及びＮ型抵抗素子が形成されたシリコン基板１０上には、コンタクトエッチストッパ膜４８及び層間絶縁膜５０が形成されている。コンタクトエッチストッパ膜４８及び層間絶縁膜５０には、金属シリサイド層４６に接続されたコンタクトプラグ５４が埋め込まれている。
【００６３】
次に、本実施形態による半導体装置の製造方法について図８乃至図１６を用いて説明する。
【００６４】
まず、シリコン基板１０に、活性領域１２ａ，１２ｂ，１２ｃを画定する素子分離領域１２を形成する。例えば、シリコン基板１２上に、シリコン酸化膜（図示せず）及びシリコン窒化膜（図示せず）を形成する。フォトリソグラフィによりシリコン窒化膜をパターニングし、パターニングしたシリコン窒化膜をマスクとしてシリコン基板１０をエッチングし、素子分離用のシャロートレンチを形成する。必要に応じてトレンチ表面にシリコン酸化膜、シリコン窒化膜のライナを形成した後、高密度プラズマ（ＨＤＰ）化学気相堆積（ＣＶＤ）法によりシリコン酸化膜（図示せず）を堆積し、トレンチ内を埋める。不要のシリコン酸化膜を化学的機械的研磨（ＣＭＰ）法により除去する。このようにして、シャロートレンチアイソレーション（ＳＴＩ）による素子分離領域１２を形成する。
【００６５】
ここでは、活性領域１２ａはＮ型ＭＩＳトランジスタの形成領域であり、活性領域１２ｂがＰ型ＭＩＳトランジスタの形成領域であり、活性領域１２ｃがＮ型抵抗素子の形成領域であるものとする。なお、本実施形態では図面を用いて説明しないが、Ｎ型抵抗素子に代えて或いは追加して、Ｎ型抵抗素子と同様の構造のＰ型抵抗素子を設けるようにしてもよい。
【００６６】
次いで、活性領域１２ａ，１２ｃにＰ形不純物を注入してＰウェル１４を形成し、活性領域１２ｂにＮ形不純物を注入してＮウェル１６を形成する。Ｐ型抵抗素子を設ける場合は、Ｐ型抵抗素子を形成する活性領域にＮ形不純物を注入してＮウェルを形成する。
【００６７】
次いで、例えば熱酸化法によりシリコン基板１０の表面を熱酸化し、活性領域１２ａ，１２ｂ，１２ｃ表面にシリコン酸化膜のゲート絶縁膜１８を形成する。ゲート絶縁膜１８には、必要に応じて窒素を導入してもよい。ゲート絶縁膜１８の構成材料は、特に限定されるものではなく、酸化ハフニウムや酸化アルミニウム等の高誘電率材料を含む膜やこれらとシリコン酸化膜の積層膜としてもよい。
【００６８】
次いで、例えばＣＶＤ法により、ゲート絶縁膜１８が形成されたシリコン基板１０上に、例えば膜厚１００ｎｍの多結晶シリコン膜を堆積する。
【００６９】
次いで、フォトリソグラフィ及びドライエッチングにより、この多結晶シリコン膜をパターニングし、多結晶シリコン膜のゲート電極２０を形成する（図８（ａ））。
【００７０】
次いで、フォトリソグラフィにより、活性領域１２ａ，１２ｃを露出し、他の領域（例えば活性領域１２ｂ）を覆うフォトレジスト膜２２を形成する。
【００７１】
次いで、フォトレジスト膜２２及びゲート電極２０をマスクとしてＰ形不純物をイオン注入し、活性領域１２ａに形成されたゲート電極２０の両側にＰ型ポケット領域２４ｐを形成し、活性領域１２ｃにＰ型不純物拡散層２５を形成する。例えば、ボロンイオン（Ｂ＋）を、チルト角０°〜４５°の対称的な４方向から、加速エネルギー３ｋｅＶ〜１０ｋｅＶ、ドーズ量５×１０１２ｃｍ−２〜２×１０１３ｃｍ−２でイオン注入し、Ｐ型ポケット領域２４ｐ及びＰ型不純物拡散層２５を形成する。なお、チルト角をいうときは、上記同様に対称的な４方向からイオン注入するものとする（上記ドーズ量は一方向からのドーズ量を示しており、４方向からイオン注入した場合の総ドーズ量は上記ドーズ量の４倍となる）。 Ｐ形不純物としては、ボロンの代わりにインジウム(Ｉｎ)を用いてもよい。インジウムを用いる場合は、例えば、チルト角０°〜４５°の対称的な４方向から、加速エネルギー３０ｋｅＶ〜１００ｋｅＶ、ドーズ量５×１０１２ｃｍ−２〜２×１０１３ｃｍ−２でイオン注入を行う。
【００７２】
なお、Ｐ型ポケット領域２４ｐ（及びＰ型不純物拡散層２５）は、必ずしも形成する必要はない。形成しようとするＮ型ＭＩＳトランジスタに求められる特性に応じて、Ｐ型ポケット領域２４ｐ（及びＰ型不純物拡散層２５）の要否を適宜決定することができる。
【００７３】
次いで、フォトレジスト膜２２及びゲート電極２０をマスクとしてＮ形不純物をイオン注入し、活性領域１２ａに形成されたゲート電極２０の両側にＮ型エクステンション領域２６ｎを形成し、活性領域１２ｃにＮ型不純物拡散層２７を形成する（図８（ｂ））。例えば、砒素イオン（Ａｓ＋）を、加速エネルギー１ｋｅＶ〜５ｋｅＶ（０．５ｋｅＶ〜１０ｋｅＶでもよい）、ドーズ量１×１０１４ｃｍ−２〜５×１０１５ｃｍ−２とし、チルト角０°〜１０°（０°〜３０°でもよい）でイオン注入し、Ｎ型エクステンション領域２６ｎ及びＮ型不純物拡散層２７を形成する。Ｎ形不純物としては、砒素の代わりにリン（Ｐ）を用いてもよい。リンを用いる場合は、例えば、加速エネルギーを０．５ｋｅＶ〜３ｋｅＶ（０．３ｋｅＶ〜５ｋｅＶでもよい）、ドーズ量を１×１０１４ｃｍ−２〜５×１０１５ｃｍ−２、チルト角０°〜１０°（０°〜３０°でもよい）でイオン注入を行う。
【００７４】
次いで、例えばアッシングにより、フォトレジスト膜２２を除去する。
【００７５】
なお、活性領域１２ｃに形成するＮ型抵抗素子に求められる抵抗値の範囲によっては、Ｐ型不純物拡散層２５及びＮ型不純物拡散層２７を形成しなくてもよい。この場合、活性領域１２ｃを覆うフォトレジスト膜２２を形成すればよい。
【００７６】
次いで、フォトリソグラフィにより、活性領域１２ｂを露出し、他の領域（例えば活性領域１２ａ，１２ｃ）を覆うフォトレジスト膜２８を形成する。Ｐ型抵抗素子を形成する場合は、フォトレジスト膜２８に、Ｐ型抵抗素子を形成する活性領域を露出する開口部を更に設ける。
【００７７】
次いで、フォトレジスト膜２８及びゲート電極２０をマスクとしてＮ形不純物をイオン注入し、活性領域１２ｂに形成されたゲート電極２０の両側に、Ｎ型ポケット領域２４ｎを形成する。Ｐ型抵抗素子を形成する場合は、Ｐ型抵抗素子を形成する活性領域に、Ｎ型不純物拡散層を同時に形成する。例えば、アンチモンイオン（Ｓｂ＋）を、チルト角０°〜４５°の対称的な４方向から、加速エネルギー３０ｋｅＶ〜１００ｋｅＶ、ドーズ量５×１０１２ｃｍ−２〜２×１０１３ｃｍ−２でイオン注入し、Ｎ型ポケット領域２４ｎを形成する。Ｎ形不純物としては、アンチモンの代わりに砒素やリンを用いてもよい。
【００７８】
なお、Ｎ型ポケット領域２４ｎは、必ずしも形成する必要はない。形成しようとするＰ型ＭＩＳトランジスタに求められる特性に応じて、Ｎ型ポケット領域２４ｎの要否を適宜決定することができる。
【００７９】
次いで、フォトレジスト膜２８及びゲート電極２０をマスクとしてＰ形不純物をイオン注入し、活性領域１２ｂに形成されたゲート電極２０の両側に、Ｐ型エクステンション領域２６ｐを形成する（図９（ａ））。Ｐ型抵抗素子を形成する場合は、Ｐ型抵抗素子を形成する活性領域に、Ｐ型不純物拡散層を同時に形成する。例えば、ボロンイオンを、加速エネルギー０．５ｋｅＶ以下（１ｋｅＶ以下でもよい）、ドーズ量１×１０１４ｃｍ−２〜５×１０１５ｃｍ−２とし、チルト角０°〜１０°（０°〜３０°でもよい）でイオン注入し、Ｐ型エクステンション領域２６ｐを形成する。Ｐ形不純物としては、ボロンイオンの代わりに弗化ボロンイオン（ＢＦ２＋）を用いてもよい。
【００８０】
次いで、例えばアッシングにより、フォトレジスト膜２８を除去する。
【００８１】
なお、Ｐ型抵抗素子を形成する場合、Ｐ型抵抗素子に求められる抵抗値の範囲によっては、Ｎ型ポケット領域２４ｎと同時に形成するＮ型不純物拡散層及びＰ型エクステンション領域２６ｐと同時に形成するＰ型不純物拡散層を形成しなくてもよい。この場合、Ｐ型抵抗素子を形成する活性領域を覆うフォトレジスト膜２８を形成すればよい。
【００８２】
次いで、全面に、例えばＣＶＤ法等により、絶縁膜、例えば、シリコン酸化膜、シリコン窒化膜、又はシリコン酸化膜とシリコン窒化膜との積層構造の絶縁膜を堆積し、この絶縁膜を異方性エッチング（エッチバック）する。これにより、ゲート電極２０の側壁部分に、サイドウォールスペーサ３０を形成する（図９（ｂ））。本実施形態では、抵抗素子を形成する活性領域（活性領域１２ｃ）上の絶縁膜は、サイドウォールスペーサ３０を形成する際に除去する。
【００８３】
次いで、フォトリソグラフィにより、活性領域１２ａ，１２ｃを露出し、他の領域（例えば活性領域１２ｂ）を覆うフォトレジスト膜（図示せず）を形成する。
【００８４】
次いで、このフォトレジスト膜、ゲート電極２０及びサイドウォールスペーサ３０をマスクとしてＮ形不純物をイオン注入し、活性領域１２ａに形成されたゲート電極２０の両側に、深いソース／ドレイン領域（Ｎ型ディープＳ／Ｄ領域）３２ｎを形成する。また、活性領域１２ｃに、Ｎ型不純物拡散層３４を形成する。例えば、リンイオンを、加速エネルギー５ｋｅＶ〜２０ｋｅＶ（１ｋｅＶ〜２０ｋｅＶでもよい）、ドーズ量２×１０１５ｃｍ−２〜１×１０１６ｃｍ−２（ドーズ量２×１０１５ｃｍ−２〜２×１０１６ｃｍ−２でもよい）とし、チルト角０°〜１０°（０°〜３０°でもよい）でイオン注入し、Ｎ型ディープＳ／Ｄ領域３２ｎ及びＮ型不純物拡散層３４を形成する。Ｎ形不純物としては、リンの代わりに砒素を用いてもよい。
【００８５】
次いで、例えばアッシングにより、フォトレジスト膜を除去する。
【００８６】
なお、活性領域１２ｃに形成するＮ型抵抗素子に求められる抵抗値の範囲によっては、Ｎ型不純物拡散層３４を形成しなくてもよい。この場合、活性領域１２ｃを覆うフォトレジスト膜をマスクとしてイオン注入を行えばよい。
【００８７】
Ｎ型抵抗素子の抵抗値は、Ｎ型不純物拡散層２７（及びＰ型不純物拡散層２５）とＮ型不純物拡散層３４とを任意に組み合わせることにより、設定することができる。Ｎ型抵抗素子に求められる抵抗値が、これら不純物拡散層の組み合わせでは得られない場合は、活性領域１２ｃのみを開口するフォトレジスト膜を形成し、イオン注入を別途行うようにしてもよい。この場合、このイオン注入だけで抵抗値を調整するようにしてもよいし、Ｎ型不純物拡散層２７（及びＰ型不純物拡散層２５）及びＮ型不純物拡散層３４に追加して更にイオン注入を行うことにより抵抗値を調整するようにしてもよい。
【００８８】
次いで、フォトリソグラフィにより、活性領域１２ａ，１２ｃを覆い活性領域１２ｂを露出するフォトレジスト膜（図示せず）を形成する。
【００８９】
次いで、このフォトレジスト膜、ゲート電極２０及びサイドウォールスペーサ３０をマスクとしてＰ形不純物をイオン注入し、活性領域１２ｂに形成されたゲート電極２０の両側に、深いソース／ドレイン領域（Ｐ型ディープＳ／Ｄ領域）３２ｐを形成する（図１０（ａ））。Ｐ型抵抗素子を形成する場合は、Ｐ型抵抗素子を形成する活性領域にもイオン注入を行い、Ｐ型不純物拡散層を形成する。例えば、ボロンイオンを、加速エネルギー２ｋｅＶ〜５ｋｅＶ、ドーズ量２×１０１５ｃｍ−２〜２×１０１６ｃｍ−２とし、チルト角０°〜１０°（０°〜３０°でもよい）でイオン注入し、Ｐ型ディープＳ／Ｄ領域３２ｐを形成する。Ｐ形不純物としては、ボロンイオンの代わりに弗化ボロンイオンを用いてもよい。
【００９０】
次いで、例えばアッシングにより、フォトレジスト膜を除去する。
【００９１】
なお、Ｐ型抵抗素子を形成する場合、Ｐ型抵抗素子に求められる抵抗値の範囲によっては、Ｐ型ディープＳ／Ｄ領域３２ｐと同時にＰ型不純物拡散層を形成しなくてもよい。この場合、活性領域１２ｃを覆うフォトレジスト膜をマスクとしてイオン注入を行えばよい。
【００９２】
Ｐ型抵抗素子の抵抗値は、Ｐ型エクステンション領域２６ｐと同時に形成するＰ型不純物拡散層（及びＮ型ポケット領域２４ｎと同時に形成するＮ型不純物拡散層）と、Ｐ型ディープＳ／Ｄ領域３２ｐと同時に形成するＰ型不純物拡散層とを任意に組み合わせることにより、設定することができる。Ｐ型抵抗素子に求められる抵抗値が、これら不純物拡散層の組み合わせでは得られない場合は、Ｐ型抵抗素子を形成する活性領域のみを開口するフォトレジスト膜を形成し、イオン注入を別途行うようにしてもよい。この場合、このイオン注入だけで抵抗値を調整するようにしてもよいし、Ｐ型エクステンション領域２６ｐ、Ｎ型ポケット領域２４ｎ、Ｐ型ディープＳ／Ｄ領域３２ｐを形成するイオン注入に追加して更にイオン注入を行うことにより抵抗値を調整するようにしてもよい。
【００９３】
次いで、不活性ガス雰囲気（例えば窒素雰囲気）中で、例えば、１０００℃〜１０５０℃、１秒オーダーの（９００℃〜１１００℃、１０秒以下でもよい）の短時間アニール（ｓＲＴＡ）処理を施し、イオン注入した各不純物を活性化させる。これにより、活性領域１２ａには、Ｎ型エクステンション領域２６ｎとＮ型ディープＳ／Ｄ領域３２ｎとを有するポケット（Ｐ型ポケット領域２４ｐ）付きのＮ型ソース／ドレイン領域３６ｎが形成される。また、活性領域１２ｂには、Ｐ型エクステンション領域２６ｐとＮ型ディープＳ／Ｄ領域３２ｐとを有するポケット（Ｎ型ポケット領域２４ｎ）付きのＰ型ソース／ドレイン領域３６ｐが形成される。また、活性領域１２ｃには、Ｎ型不純物拡散層３７ｎが形成される（図１０（ｂ））。
【００９４】
次いで、フォトリソグラフィにより、活性領域１２ａ，１２ｂを覆い、活性領域１２ｃを露出するフォトレジスト膜３８を形成する。
【００９５】
次いで、フォトレジスト膜３８をマスクとしてイオン注入を行い、活性領域１２ｃの表面側をアモルファス化する。これにより、Ｎ型不純物拡散層３７の表面部に、アモルファス化領域４０を形成する（図１１（ａ））。
【００９６】
アモルファス化領域４０は、Ｎ型不純物拡散層３７の接合深さの２／３〜１／２よりも浅い領域とすることが望ましい。
【００９７】
図１６は、形成されるアモルファス化領域の厚さと加速エネルギーとの関係を示すグラフである。このグラフは、ゲルマニウムイオンを、ドーズ量１×１０１５ｃｍ−２の条件でイオン注入した場合を示している。
【００９８】
形成されるアモルファス化領域４０の厚さは、例えば図１６に示すように、イオン注入の加速エネルギーによって調整することができる。
【００９９】
例えば、活性領域１２ｃに、上記条件でＮ型不純物拡散層３４を形成している場合、Ｎ型不純物拡散層３７の接合深さは、およそ８０ｎｍ程度となる。この場合は、例えば、ゲルマニウムイオン（Ｇｅ＋）を、加速エネルギー１０ｋｅＶ〜２０ｋｅＶ（５ｋｅＶ〜５０ｋｅＶでもよい）、ドーズ量５×１０１４ｃｍ−２〜２×１０１５ｃｍ−２（２×１０１４ｃｍ−２〜５×１０１５ｃｍ−２でもよい）の条件でイオン注入を行う。
【０１００】
また、活性領域１２ｃに、上記条件でＮ型不純物拡散層２７を形成しているがＮ型不純物拡散層３４を形成していない場合、Ｎ型不純物拡散層３７の接合深さは、およそ１０〜２０ｎｍ程度となる。この場合は、例えば、ゲルマニウムイオンを、加速エネルギー３ｋｅＶ以下、ドーズ量５×１０１４ｃｍ−２〜２×１０１５ｃｍ−２（２×１０１４ｃｍ−２〜５×１０１５ｃｍ−２でもよい）の条件でイオン注入を行う。
【０１０１】
次いで、例えばアッシングにより、フォトレジスト膜３８を除去する。
【０１０２】
Ｐ型抵抗素子を形成する場合は、Ｐ型抵抗素子の形成領域にもイオン注入を行い、表面部にアモルファス化領域を形成する。
【０１０３】
アモルファス化領域は、Ｎ型ソース／ドレイン領域３６ｎ、Ｐ型ソース／ドレイン領域３６ｐにも形成するようにしてもよい。
【０１０４】
アモルファス化する際に用いるイオン種は、ゲルマニウム、シリコン、アルゴン、キセノンなどの電気的に不活性な不純物を適用することができる。また、Ｎ型抵抗素子の場合は砒素、リン、アンチモン等のドナー不純物を、Ｐ型抵抗素子の場合はインジウム等のアクセプタ不純物を、適用することもできる。ドナー不純物やアクセプタ不純物を用いる場合にあっては、これら不純物を抵抗素子の抵抗値の調整に利用することもできる。
【０１０５】
次いで、不活性ガス雰囲気（例えば窒素雰囲気）中で、例えば、１１００℃〜１３００℃、１ミリ秒程度（１０００℃〜１３５０℃、１００ミリ秒以下でもよい）のアニール（ＭＳＡ）処理を施し、イオン注入した各不純物を活性化させる。これにより、活性領域１２ｃのアモルファス化領域が再結晶化し、注入ダメージも回復する（図１１（ｂ））。
【０１０６】
なお、ＭＩＳトランジスタの特性上におけるＭＳＡを行うメリットとしては、例えば、活性化率向上による寄生抵抗の低減、オン電流の増加、ゲートポリシリコンの活性化率向上によるゲート絶縁膜の実効膜厚の薄膜化、等が挙げられる。
【０１０７】
次いで、全面に、例えばプラズマＣＶＤ法等により、絶縁膜、例えば、シリコン酸化膜、シリコン窒化膜、又はシリコン酸化膜とシリコン窒化膜の積層構造の絶縁膜（シリサイドブロック膜）４２を形成する（図１２（ａ））。
【０１０８】
次いで、フォトリソグラフィ及びドライエッチングにより、絶縁膜４２をパターニングし、Ｎ型不純物拡散層３７上のシリサイド化しない領域に絶縁膜４２を選択的に残存させる（図１２（ｂ））。
【０１０９】
次いで、全面に、例えば例えばスパッタ法により、シリサイド金属、例えばニッケル（Ｎｉ）を堆積し、ニッケル膜４４を形成する（図１３（ａ））。
【０１１０】
次いで、熱処理を行い、ゲート電極２０の上面に露出しているシリコン及びソース／ドレイン領域３６ｎ，３６ｐ，３７の表面に露出しているシリコンとニッケル膜４４とを局所的に反応させ、シリサイド層（Ｎｉ２Ｓｉ）を形成する。
【０１１１】
次いで、例えばウェットエッチングにより、未反応のまま残存しているニッケル膜４４を除去する。
【０１１２】
次いで、熱処理を行い、Ｎｉ２Ｓｉをより抵抗率の低いＮｉＳｉに相転換する。これにより、ゲート電極２０の上面、Ｎ型ソース／ドレイン領域３６ｎ及びＰ型ソース／ドレイン領域３６ｐの表面、絶縁膜４２で覆われていない領域のＮ型不純物拡散領域３７上に、ＮｉＳｉの金属シリサイド層４６を形成する（図１３（ｂ））。
【０１１３】
次いで、全面に、例えばプラズマＣＶＤ法等により、例えばシリコン窒化膜を堆積し、シリコン窒化膜のコンタクトエッチストッパ膜４８を形成する。
【０１１４】
次いで、コンタクトエッチストッパ膜４８上に、例えばプラズマＣＶＤ法等により、例えばシリコン酸化膜を堆積し、その後シリコン酸化膜を化学的機械的研磨（ＣＭＰ）法により平坦化して、シリコン酸化膜の層間絶縁膜５０を形成する（図１４（ａ））。
【０１１５】
次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜５０及びコンタクトエッチストッパ膜４８に、金属シリサイド層４６に達するコンタクトホール５２を形成する（図１４（ｂ））。
【０１１６】
次いで、コンタクトホール５２内に、例えばバリアメタル膜及びタングステン膜を埋め込み、コンタクトプラグ５４を形成する１５（図）。
【０１１７】
この後、多層配線の形成等の工程を経て、ＣＭＯＳトランジスタを完成させる。配線形成工程などに関しては、種々の公知技術を用いることができる。
【０１１８】
このように、本実施形態によれば、低抵抗のエクステンション領域を有するＭＩＳトランジスタを形成するとともに、抵抗素子の抵抗値のばらつきを低減することができる。これにより、特性の安定した抵抗素子を有する高性能且つ信頼性の高い半導体装置を製造することができる。
【０１１９】
［第３実施形態］
第３実施形態による半導体装置の製造方法について図１７及び図１８を用いて説明する。図１乃至図１６に示す第１及び第２実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し又は簡潔にする。
【０１２０】
図１７及び図１８は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【０１２１】
本実施形態による半導体装置の製造方法は、抵抗素子のＮ型不純物拡散層３７の表面にアモルファス化領域４０を形成するイオン注入工程を行う代わりに、フッ素イオンのイオン注入を行うほかは、第２実施形態による半導体装置の製造方法と同様である。
【０１２２】
まず、第２実施形態と同様にして、活性領域１２ａにＮ型ソース／ドレイン領域３６ｎを、活性領域１２ｂにＰ型ソース／ドレイン領域３６ｐを、活性領域１２ｃにＮ型不純物拡散層３７を、それぞれ形成する（図１７（ａ））。
【０１２３】
次いで、フォトリソグラフィにより、活性領域１２ｃを露出し、他の領域（例えば活性領域１２ａ，１２ｂ）を覆うフォトレジスト膜３８を形成する。
【０１２４】
次いで、フォトレジスト膜３８をマスクとして、活性領域１２ｃに、フッ素イオンをイオン注入する（図１７（ｂ））。例えば、フッ素イオンを、加速エネルギー５ｋｅＶ〜１０ｋｅＶ（２ｋｅＶ〜２０ｋｅＶでもよい）、ドーズ量５×１０１４ｃｍ−２〜２×１０１５ｃｍ−２（２×１０１４ｃｍ−２〜５×１０１５ｃｍ−２でもよい）の条件でイオン注入を行う。フッ素イオンのイオン注入では、第２実施形態の場合のように、Ｎ型不純物拡散層３７の表面部にアモルファス化領域４０を形成する必要はない。Ｐ型抵抗素子を形成する場合は、Ｐ型抵抗素子の形成領域にもフッ素イオンをイオン注入する。
【０１２５】
フッ素イオンを添加する領域は、Ｎ型不純物拡散層３７の接合深さの２／３〜１／２よりも浅い領域とすることが望ましい。
【０１２６】
フッ素イオンは、Ｎ型ソース／ドレイン領域３６ｎ、Ｐ型ソース／ドレイン領域３６ｐにも添加するようにしてもよい。
【０１２７】
次いで、例えばアッシングにより、フォトレジスト膜３８を除去する。
【０１２８】
次いで、不活性ガス雰囲気（例えば窒素雰囲気）中で、例えば、１１００℃〜１３００℃、１ミリ秒程度（１０００℃〜１３５０℃、１００ミリ秒以下でもよい）のアニール（ＭＳＡ）処理を施し、イオン注入によるダメージを回復する（図１８）。
【０１２９】
この後、第２実施形態と同様にして、半導体装置を完成する。
【０１３０】
このように、本実施形態によれば、低抵抗のエクステンション領域を有するＭＩＳトランジスタを形成するとともに、抵抗素子の抵抗値のばらつきを低減することができる。これにより、特性の安定した抵抗素子を有する高性能且つ信頼性の高い半導体装置を製造することができる。
【０１３１】
［第４実施形態］
第４実施形態による半導体装置の製造方法について図１９乃至図２５を用いて説明する。図１乃至図１８に示す第１乃至第３実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し又は簡潔にする。
【０１３２】
図１９は、本実施形態による半導体装置の構造を示す概略断面図である。図２０乃至図２５は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【０１３３】
はじめに、本実施形態による半導体装置の構造について図１９を用いて説明する。
【０１３４】
本実施形態による半導体装置は、図１９に示すように、抵抗素子が、素子分離領域１２上に設けられた多結晶シリコン膜の抵抗素子層６０により形成されているほかは、図７に示す第２実施形態による半導体装置と同様である。
【０１３５】
抵抗素子形成領域１２ｄには、素子分離領域１２が形成されている。抵抗素子形成領域１２ｄの素子分離領域１２上には、不純物が添加された多結晶シリコンの抵抗素子層６０が形成されている。抵抗素子層６０の表面の両端部には、電極としての金属シリサイド層４６が設けられている。こうして、抵抗素子層６０と金属シリサイド層４６とを有するＮ型抵抗素子が形成されている。
【０１３６】
次に、本実施形態による半導体装置の製造方法について図２０乃至図２５を用いて説明する。
【０１３７】
まず、第２実施形態と同様にして、シリコン基板１０に、活性領域１２ａ，１２ｂを画定する素子分離領域１２を形成する。ここでは、活性領域１２ａはＮ型ＭＩＳトランジスタの形成領域であり、活性領域１２ｂがＰ型ＭＩＳトランジスタの形成領域であるものとする。本実施形態では、Ｎ型抵抗素子を、素子分離領域１２上に形成する。Ｎ型抵抗素子は、素子分離領域１２上の抵抗素子形成領域１２ｄに形成するものとする。なお、本実施形態では図面を用いて説明しないが、Ｎ型抵抗素子に代えて或いは追加して、Ｎ型抵抗素子と同様の構造のＰ型抵抗素子を設けるようにしてもよい。
【０１３８】
次いで、活性領域１２ａにＰ形不純物を注入してＰウェル１４を形成し、活性領域１２ｂにＮ形不純物を注入してＮウェル１６を形成する。
【０１３９】
次いで、例えば熱酸化法によりシリコン基板１０の表面を熱酸化し、活性領域１２ａ，１２ｂ表面にシリコン酸化膜のゲート絶縁膜１８を形成する。
【０１４０】
次いで、例えばＣＶＤ法により、ゲート絶縁膜１８が形成されたシリコン基板１０上に、例えば膜厚１００ｎｍの多結晶シリコン膜を堆積する。
【０１４１】
次いで、フォトリソグラフィ及びドライエッチングにより、この多結晶シリコン膜をパターニングし、活性領域１２ａ，１２ｂに多結晶シリコン膜のゲート電極２０を形成し、抵抗素子形成領域１２ｄに多結晶シリコン膜の抵抗素子層６０を形成する（図２０（ａ））。
【０１４２】
次いで、フォトリソグラフィにより、抵抗素子形成領域１２ｄを露出し、他の領域（例えば活性領域１２ａ，１２ｂ）を覆うフォトレジスト膜６２を形成する。
【０１４３】
次いで、フォトレジスト膜６２をマスクとしてイオン注入を行い、抵抗素子層６０に、所定のドーパント不純物をイオン注入する（図２０（ｂ））。
【０１４４】
Ｎ型ポリ抵抗素子の場合、例えば、リンイオンを、加速エネルギー５ｋｅＶ〜１０ｋｅＶ（２ｋｅＶ〜２０ｋｅＶでもよい）、ドーズ量２×１０１５ｃｍ−２〜６×１０１５ｃｍ−２で（１×１０１５ｃｍ−２〜２×１０１６ｃｍ−２でもよい）でイオン注入する。Ｐ型ポリ抵抗素子の場合、例えば、ボロンイオンを、加速エネルギー５ｋｅＶ〜１０ｋｅＶ（２ｋｅＶ〜２０ｋｅＶでもよい）、ドーズ量２×１０１５ｃｍ−２〜６×１０１５ｃｍ−２で（１×１０１５ｃｍ−２〜１×１０１６ｃｍ−２でもよい）でイオン注入する。
【０１４５】
次いで、例えばアッシングによりフォトレジスト膜６２を除去する。
【０１４６】
次いで、熱処理を行い、注入した不純物を膜中に十分に拡散させ、抵抗素子層６０の抵抗率を下げる。例えば、窒素雰囲気中で、９００℃〜１０５０℃、１秒〜１０秒程度の熱処理を行う。
【０１４７】
なお、抵抗素子層６０へのイオン注入及び熱処理は、多結晶シリコン膜を堆積後、パターニングして抵抗素子層６０及びゲート電極２０を形成する前に行ってもよい。また、抵抗素子層６０へのドーピングは、Ｎ型ディープＳ／Ｄ領域３２ｎ又はＰ型ディープＳ／Ｄ領域３２ｐを形成するためのイオン注入の際に行ってもよい。また、抵抗素子層６０へ注入した不純物を拡散させる熱処理には、ソース／ドレイン領域の活性化アニールなど、後続の熱処理を利用してもよい。
【０１４８】
次いで、第２実施形態と同様にして、活性領域１２ａに設けられたゲート電極２０の両側に、Ｐ型ポケット領域２４ｐ及びＮ型エクステンション領域２６ｎを形成する。この際、Ｎ型抵抗素子の抵抗素子層６０へ、同時にイオン注入を行ってもよい。
【０１４９】
次いで、第２実施形態と同様にして、活性領域１２ｂに設けられたゲート電極２０の両側に、Ｎ型ポケット領域２４ｎ及びＰ型エクステンション領域２６ｐを形成する。この際、Ｐ型抵抗素子の抵抗素子層へ、同時にイオン注入を行ってもよい。
【０１５０】
次いで、第２実施形態と同様にして、ゲート電極２０の側壁部分に、サイドウォールスペーサ３０を形成する。この際、サイドウォールスペーサ３０は抵抗素子層６０の側壁部分にも形成され、抵抗素子層６０上に堆積された絶縁膜は除去される（図２１（ｂ））。
【０１５１】
次いで、第２実施形態と同様にして、活性領域１２ａに設けられたゲート電極２０の両側に、Ｎ型ディープＳ／Ｄ領域３２ｎを形成する。この際、Ｎ型抵抗素子の抵抗素子層６０へ、同時にイオン注入を行ってもよい。
【０１５２】
次いで、第２実施形態と同様にして、活性領域１２ｂに設けられたゲート電極２０の両側に、Ｐ型ディープＳ／Ｄ領域３２ｐを形成する（図２２（ａ））。この際、Ｐ型抵抗素子の抵抗素子層へ、同時にイオン注入を行ってもよい。
【０１５３】
次いで、不活性ガス雰囲気（例えば窒素雰囲気）中で、例えば、１０００℃〜１０５０℃、１秒オーダーの（９００℃〜１１００℃、１０秒以下でもよい）の短時間アニール（ｓＲＴＡ）処理を施し、イオン注入した各不純物を活性化させる。これにより、活性領域１２ａには、Ｎ型エクステンション領域２６ｎとＮ型ソース／ドレイン領域３２ｎとを有するポケット（Ｐ型ポケット領域２４ｐ）付きのＮ型不純物拡散層３６ｎが形成される。また、活性領域１２ｂには、Ｐ型エクステンション領域２６ｐとＮ型ディープＳ／Ｄ領域３２ｐとを有するポケット（Ｎ型ポケット領域２４ｎ）付きのＰ型ソース／ドレイン領域３６ｐが形成される（図２２（ｂ））。
【０１５４】
次いで、フォトリソグラフィにより、抵抗素子形成領域１２ｄを露出し、他の領域（例えば活性領域１２ａ，１２ｂ）を覆うフォトレジスト膜３８を形成する。
【０１５５】
次いで、フォトレジスト膜３８をマスクとしてイオン注入を行い、抵抗素子層６０の表面側をアモルファス化する。これにより、抵抗素子層６０の表面部に、アモルファス化領域４０を形成する（図２３（ａ））。
【０１５６】
抵抗素子層６０の厚さが例えば１００ｎｍの場合、例えば、ゲルマニウムイオンを、加速エネルギー４０ｋｅＶ〜８０ｋｅＶ（２０ｋｅＶ〜１００ｋｅＶでもよい）、ドーズ量５×１０１４ｃｍ−２〜２×１０１５ｃｍ−２（２×１０１４ｃｍ−２〜５×１０１５ｃｍ−２でもよい）の条件でイオン注入する。
【０１５７】
アモルファス化する際に用いるイオン種は、ゲルマニウム、シリコン、アルゴン、キセノンなどの電気的に不活性な不純物を、Ｎ型抵抗素子の場合は砒素、リン、アンチモンを、Ｐ型抵抗素子の場合はインジウムを、適用することができる。
【０１５８】
Ｐ型抵抗素子を形成する場合は、Ｐ型抵抗素子の形成領域にもイオン注入を行い、表面部にアモルファス化領域を形成する。
【０１５９】
なお、アモルファス化領域４０を形成する代わりに、第３実施形態のように、フッ素イオン注入を行ってもよい。この場合、例えば、フッ素イオンを、加速エネルギー５ｋｅＶ〜１０ｋｅＶ（２ｋｅＶ〜２０ｋｅＶでもよい）、ドーズ量５×１０１４ｃｍ−２〜１×１０１５ｃｍ−２（２×１０１４ｃｍ−２〜２×１０１５ｃｍ−２でもよい）の条件でイオン注入する。
【０１６０】
次いで、例えばアッシングにより、フォトレジスト膜３８を除去する。
【０１６１】
次いで、不活性ガス雰囲気（例えば窒素雰囲気）中で、例えば、１１００℃〜１３００℃、１ミリ秒程度（１０００℃〜１３５０℃、１００ミリ秒以下でもよい）のミリ秒アニール（ＭＳＡ）処理を施し、イオン注入した各不純物を活性化させる。これにより、抵抗素子層６０のアモルファス化領域４０が再結晶化し、注入ダメージも回復する（図２３（ｂ））。
【０１６２】
次いで、全面に、例えばプラズマＣＶＤ法等により、シリコン酸化膜、シリコン窒化膜、又はシリコン酸化膜とシリコン窒化膜の積層構造の絶縁膜（シリサイドブロック膜）４２を形成する（図２４（ａ））。
【０１６３】
次いで、フォトリソグラフィ及びドライエッチングにより、絶縁膜４２をパターニングし、Ｎ型不純物拡散層３７上のシリサイド化しない領域に絶縁膜４２を選択的に残存させる（図２４（ｂ））。
【０１６４】
次いで、第２実施形態と同様にして、ゲート電極２０の上面、Ｎ型不純物拡散領域３６ｎ及びＰ型不純物拡散領域３６ｐの表面、絶縁膜４２で覆われていない領域の抵抗素子層６０上に、金属シリサイド層４６を形成する（図２５）。
【０１６５】
この後、第２実施形態と同様にして、コンタクトエッチストッパ膜、層間絶縁膜、コンタクトプラグ、多層配線等を形成し、本実施形態による半導体装置を完成する。
【０１６６】
このように、本実施形態によれば、低抵抗のエクステンション領域を有するＭＩＳトランジスタを形成するとともに、抵抗素子の抵抗値のばらつきを低減することができる。これにより、特性の安定した抵抗素子を有する高性能且つ信頼性の高い半導体装置を製造することができる。
【０１６７】
［変形実施形態］
上記実施形態に限らず種々の変形が可能である。
【０１６８】
例えば、上記第２乃至第４実施形態では、第１実施形態の製造方法をＮ型抵抗素子やＰ型抵抗素子の製造に適用した例を示したが、第１実施形態の製造方法を、半導体装置の他の構成部分の製造に適用してもよい。
【０１６９】
例えば、第１実施形態の製造方法により製造した不純物拡散領域により、ＭＩＳトランジスタのソース／ドレイン領域やゲート電極を形成するようにしてもよい。これにより、特性の安定したＭＩＳトランジスタを製造することができる。
【０１７０】
また、上記実施形態に記載の半導体装置の構造、構成材料、製造条件等は、一例を記載したものであり、必要に応じて適宜変更が可能である。
【０１７１】
以上の実施形態に関し、更に以下の付記を開示する。
【０１７２】
（付記１） 半導体層にドーパント不純物を添加する工程と、
前記ドーパント不純物を添加した前記半導体層に０．１秒〜１０秒の第１の活性化熱処理を行う工程と、
前記第１の活性化熱処理を行った前記半導体層にイオン注入を行い、前記半導体層の前記ドーパント不純物が添加された領域をアモルファス化する工程と、
０．１ミリ秒〜１００ミリ秒の第２の活性化熱処理を行い、アモルファス化した前記半導体層を再結晶化する工程と
を有することを特徴とする半導体装置の製造方法。
【０１７３】
（付記２） 付記１記載の半導体装置の製造方法において、
前記半導体層にイオン注入を行う工程では、前記半導体層の表面から前記ドーパント不純物を添加した領域の３分の２以下の厚さに相当する領域をアモルファス化する
ことを特徴とする半導体装置の製造方法。
【０１７４】
（付記３） 付記１記載の半導体装置の製造方法において、
前記半導体層は、絶縁膜上に形成された半導体層であり、
前記半導体層にイオン注入を行う工程では、前記半導体層の全体をアモルファス化する
ことを特徴とする半導体装置の製造方法。
【０１７５】
（付記４） 半導体層にドーパント不純物を添加する工程と、
前記ドーパント不純物を添加した前記半導体層に０．１秒〜１０秒の第１の活性化熱処理を行う工程と、
前記第１の活性化熱処理を行った前記半導体層にフッ素をイオン注入する工程と、
フッ素をイオン注入した前記半導体層に０．１ミリ秒〜１００ミリ秒の第２の活性化熱処理を行う工程と
を有することを特徴とする半導体装置の製造方法。
【０１７６】
（付記５） 付記４記載の半導体装置の製造方法において、
前記半導体層にイオン注入を行う工程では、前記半導体層の表面から、前記ドーパント不純物を添加した領域の３分の２以下の厚さに相当する領域にフッ素を導入する
ことを特徴とする半導体装置の製造方法。
【０１７７】
（付記６） 付記４記載の半導体装置の製造方法において、
前記半導体層は、絶縁膜上に形成されており、
前記半導体層にイオン注入を行う工程では、前記半導体層の全体にフッ素を導入する
ことを特徴とする半導体装置の製造方法。
【０１７８】
（付記７） 付記１乃至６のいずれか１項に記載の半導体装置の製造方法において、
前記第１の活性化熱処理は、９００℃〜１１００℃の温度で行う
ことを特徴とする半導体装置の製造方法。
【０１７９】
（付記８） 付記１乃至７のいずれか１項に記載の半導体装置の製造方法において、
前記第２の活性化熱処理は、１０００℃〜１３５０℃の温度で行う
ことを特徴とする半導体装置の製造方法。
【０１８０】
（付記９） 付記１乃至８のいずれか１項に記載の半導体装置の製造方法において、
前記半導体層に前記ドーパント不純物を添加する工程は、ＭＩＳトランジスタのエクステンション領域又はディープＳ／Ｄ領域を形成するイオン注入の際に行う
ことを特徴とする半導体装置の製造方法。
【符号の説明】
【０１８１】
１０…シリコン基板
１２…素子分離領域
１２ａ，１２ｂ、１２ｃ…活性領域
１２ｄ…Ｎ型抵抗素子形成領域
１４…Ｐウェル
１６…Ｎウェル
１８…ゲート絶縁膜
２０…ゲート電極
２２，２８，３８…フォトレジスト膜
２４…ポケット領域
２５…Ｐ型不純物拡散層
２６…エクステンション領域
２７，３４，３７…Ｎ型不純物拡散層
３０…サイドウォールスペーサ
３２…ディープＳ／Ｄ領域
３６…ソース／ドレイン領域
４０…アモルファス化領域
４２…絶縁膜
４４…ニッケル膜
４６…金属シリサイド層
４８…コンタクトエッチストッパ膜
５０…層間絶縁膜
５２…コンタクトホール
５４…コンタクトプラグ
６０…抵抗素子層
【特許請求の範囲】
【請求項１】
半導体層にドーパント不純物を添加する工程と、
前記ドーパント不純物を添加した前記半導体層に０．１秒〜１０秒の第１の活性化熱処理を行う工程と、
前記第１の活性化熱処理を行った前記半導体層にイオン注入を行い、前記半導体層の前記ドーパント不純物が添加された領域をアモルファス化する工程と、
０．１ミリ秒〜１００ミリ秒の第２の活性化熱処理を行い、アモルファス化した前記半導体層を再結晶化する工程とを有する
ことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記半導体層にイオン注入を行う工程では、前記半導体層の表面から前記ドーパント不純物を添加した領域の３分の２以下の厚さに相当する領域をアモルファス化する
ことを特徴とする半導体装置の製造方法。
【請求項３】
半導体層にドーパント不純物を添加する工程と、
前記ドーパント不純物を添加した前記半導体層に０．１秒〜１０秒の第１の活性化熱処理を行う工程と、
前記第１の活性化熱処理を行った前記半導体層にフッ素をイオン注入する工程と、
フッ素をイオン注入した前記半導体層に０．１ミリ秒〜１００ミリ秒の第２の活性化熱処理を行う工程と
を有することを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記半導体層にイオン注入を行う工程では、前記半導体層の表面から、前記ドーパント不純物を添加した領域の３分の２以下の厚さに相当する領域にフッ素を導入する
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１乃至４のいずれか１項に記載の半導体装置の製造方法において、
前記第１の活性化熱処理は、９００℃〜１１００℃の温度で行う
ことを特徴とする半導体装置の製造方法。
【請求項６】
請求項１乃至５のいずれか１項に記載の半導体装置の製造方法において、
前記第２の活性化熱処理は、１０００℃〜１３５０℃の温度で行う
ことを特徴とする半導体装置の製造方法。
【請求項１】
半導体層にドーパント不純物を添加する工程と、
前記ドーパント不純物を添加した前記半導体層に０．１秒〜１０秒の第１の活性化熱処理を行う工程と、
前記第１の活性化熱処理を行った前記半導体層にイオン注入を行い、前記半導体層の前記ドーパント不純物が添加された領域をアモルファス化する工程と、
０．１ミリ秒〜１００ミリ秒の第２の活性化熱処理を行い、アモルファス化した前記半導体層を再結晶化する工程とを有する
ことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記半導体層にイオン注入を行う工程では、前記半導体層の表面から前記ドーパント不純物を添加した領域の３分の２以下の厚さに相当する領域をアモルファス化する
ことを特徴とする半導体装置の製造方法。
【請求項３】
半導体層にドーパント不純物を添加する工程と、
前記ドーパント不純物を添加した前記半導体層に０．１秒〜１０秒の第１の活性化熱処理を行う工程と、
前記第１の活性化熱処理を行った前記半導体層にフッ素をイオン注入する工程と、
フッ素をイオン注入した前記半導体層に０．１ミリ秒〜１００ミリ秒の第２の活性化熱処理を行う工程と
を有することを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記半導体層にイオン注入を行う工程では、前記半導体層の表面から、前記ドーパント不純物を添加した領域の３分の２以下の厚さに相当する領域にフッ素を導入する
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１乃至４のいずれか１項に記載の半導体装置の製造方法において、
前記第１の活性化熱処理は、９００℃〜１１００℃の温度で行う
ことを特徴とする半導体装置の製造方法。
【請求項６】
請求項１乃至５のいずれか１項に記載の半導体装置の製造方法において、
前記第２の活性化熱処理は、１０００℃〜１３５０℃の温度で行う
ことを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【公開番号】特開２０１１−１９８９８８（Ｐ２０１１−１９８９８８Ａ）
【公開日】平成２３年１０月６日（２０１１．１０．６）
【国際特許分類】
【出願番号】特願２０１０−６３７８４（Ｐ２０１０−６３７８４）
【出願日】平成２２年３月１９日（２０１０．３．１９）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２３年１０月６日（２０１１．１０．６）
【国際特許分類】
【出願日】平成２２年３月１９日（２０１０．３．１９）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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