基準電圧発生回路装置の製造方法
【課題】デプレッション型ＭＯＳトランジスタとエンハンス型ＭＯＳトランジスタによって形成される基準電圧発生回路装置の面積を大きくすることなく基準電圧の温度特性を向上させる。
【解決手段】デプレッション型ＭＯＳトランジスタの濃度プロファイルを、第一導電型チャネル領域の基板表面側の不純物濃度が薄く、かつ前記第一導電型チャネル領域と第二導電型の基板領域もしくはウェル領域にて形成されるＰＮ接合付近の前記第一導電型チャネル領域の不純物濃度が濃くなるように制御することで基準電圧の温度特性を向上させる。
【解決手段】デプレッション型ＭＯＳトランジスタの濃度プロファイルを、第一導電型チャネル領域の基板表面側の不純物濃度が薄く、かつ前記第一導電型チャネル領域と第二導電型の基板領域もしくはウェル領域にて形成されるＰＮ接合付近の前記第一導電型チャネル領域の不純物濃度が濃くなるように制御することで基準電圧の温度特性を向上させる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はデプレッション型ＭＯＳトランジスタとエンハンス型ＭＯＳトランジスタを用いた基準電圧発生回路装置の製造方法に関する。
【背景技術】
【０００２】
近年では温度特性のよいＩＣの需要が高まってきており、ＩＣの温度特性を向上させるにはＩＣ内の基準電圧が温度によって変動しない事が求められる。
【０００３】
基準電圧発生回路はＩＣのプロセスやレイアウトによってさまざまな回路が考案されているが、簡便で一般的によく用いられる回路の一つとして、デプレッション型のＭＯＳトランジスタとエンハンス型ＭＯＳトランジスタを組み合わせた基準電圧回路が挙げられる。
【０００４】
このデプレッション型ＭＯＳトランジスタとエンハンス型ＭＯＳトランジスタを用いた基準電圧回路において、回路的な工夫を施すことにより温度特性を改善させようとするアイデアは、下記特許文献に例を挙げるように多数開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平５−２８９７６０号公報
【特許文献２】特開平１１−１３４０５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、上記に示したような方法では、回路自体に工夫を凝らすことによって回路構造が複雑になり、基準電圧回路として必要な面積が大きくなってしまう。現在ではＩＣの低コスト化が進み、ＩＣの縮小化も大きな課題となっており、ＩＣの面積に対して基準電圧回路の占める割合が大きいということは大きな欠点となりうる。
【課題を解決するための手段】
【０００７】
そこで本発明では回路上な工夫を施すのではなく、デバイス上な工夫を施すことにより、基準電圧回路の面積を大きくすることなく温度特性を向上させることを目的とする。
【０００８】
上記課題を解決するために、本発明は次の手段を用いた。
（１）第一導電型の半導体シリコン基板上に形成されるエンハンス型ＭＯＳトランジスタとデプレッション型ＭＯＳトランジスタを用いて構成される基準電圧発生回路において、基準電圧の温度特性を向上させるために濃度プロファイルを制御したデプレッション型ＭＯＳトランジスタの製造方法であって、デプレッション型ＭＯＳトランジスタを前記シリコン基板上に形成すべく、第二導電型の１．０〜２．０×１０１６ｃｍ−３程度の低濃度のウェル領域を形成する工程と、LOCOS法（Local Oxidation of Silicon）によって膜厚約１００〜５００nmの熱酸化による素子分離絶縁膜を形成する工程と、ゲート絶縁膜下部に第一導電型のチャネル領域を形成するため、イオン注入法により第二導電型のウェル領域と同程度の１．０〜２．０×１０１６ｃｍ−３程度の濃度となるよう、低ドーズのインプラを施す工程と、熱酸化により膜厚約５〜３０nm程度のゲート絶縁膜を形成する工程と、ゲート絶縁膜上に２００〜３００nm程度の多結晶シリコンを堆積する工程と、多結晶シリコンをエッチングしゲート電極を形成する工程と、ゲート電極と前記フィールド絶縁膜をマスクとしてＭＯＳトランジスタのソースおよびドレインとなる領域に不純物をドーピングする工程と、シリコン基板上にコンタクト孔を形成する工程と、コンタクト孔に金属配線を形成する工程と、保護膜を形成する工程とからなる基準電圧発生回路装置の製造方法とした。
（２）第一導電型のチャネル領域を形成する工程は、イオン注入法により、基板表面より１５０〜２００nm程度の部分にジャンクションができるよう、高エネルギーで不純物をインプラする工程からなる基準電圧発生回路装置の製造方法とした。
（３）第一導電型のチャネル領域を形成する工程は、イオン注入法により拡散係数の大きい第一導電型の不純物をインプラする工程からなる基準電圧発生回路装置の製造方法とした。
（４）第一導電型のチャネル領域を形成する工程は、イオン注入法により第一導電型の不純物をインプラする工程と、第一導電型の不純物を熱拡散させる工程からなる基準電圧発生回路装置の製造方法とした。
（５）第一導電型のチャネル領域を形成する工程は、イオン注入法により第一導電型の不純物を低ドーズかつ高エネルギーでインプラし、１．０〜１０．０×１０１５ｃｍ−３程度の低濃度の第二導電型のウェル領域を形成する第一の工程と、第一導電型の不純物をインプラする第二の工程からなる基準電圧発生回路装置の製造方法とした。
（６）第一導電型のチャネル領域を形成する工程は、イオン注入法により第一導電型の不純物をインプラする第一の工程と、基板表面付近に第二導電型の不純物をインプラする第二の工程からなる基準電圧発生回路装置の製造方法とした。
【発明の効果】
【０００９】
以上説明した本発明によれば、ＩＣの面積を増大させることなく基準電圧の温度特性を向上させることができ、ＩＣの温度特性を向上させることが可能となる。
【図面の簡単な説明】
【００１０】
【図１】本発明の要部であるデプレッション型ＭＯＳトランジスタの断面図と基板表面から基板裏面方向に沿ったチャネル領域の濃度プロファイル
【図２】デプレッション型ＭＯＳトランジスタとエンハンス型ＭＯＳトランジスタを用いた、最も簡便なED型の基準電圧発生回路図
【図３】基準電圧の温度特性を示す図。
【図４】本発明の実施例１におけるデプレッション型ＭＯＳトランジスタの製造方法を示した断面図と基板表面から基板裏面方向に沿ったチャネル領域の濃度プロファイルを示す図。
【図５】本発明の実施例１におけるデプレッション型ＭＯＳトランジスタの製造方法を示した断面図と基板表面から基板裏面方向に沿ったチャネル領域の濃度プロファイルを示す図。
【図６】本発明の実施例２におけるデプレッション型ＭＯＳトランジスタのN型チャネル領域の製造方法を示した断面図と基板表面から基板裏面方向に沿ったチャネル領域の濃度プロファイルを示す図。
【図７】本発明の実施例３における、デプレッション型ＭＯＳトランジスタのN型チャネル領域の製造方法を示した断面図と基板表面から基板裏面方向に沿ったチャネル領域の濃度プロファイルを示す図。
【発明を実施するための形態】
【００１１】
本発明で提案する基準電圧発生回路は、デプレッション型ＭＯＳトランジスタとエンハンス型ＭＯＳトランジスタを用いた基準電圧発生回路によるもので、デプレッション型ＭＯＳトランジスタの濃度プロファイルを制御することにより基準電圧の温度特性を改善しようとするものである。以下にその原理と実施例を示す。
【００１２】
図１は本発明におけるデプレッション型ＭＯＳトランジスタの断面構造と、基板表面から基板裏面方向へ沿ったチャネル領域の濃度プロファイルを示したものである。図１において１０１は半導体シリコン基板であり、シリコン基板中には低濃度の第二導電型の不純物領域であるウェル領域１０２が形成され、ウェル領域中にデプレッション型 ＭＯＳトランジスタが形成されている。このＭＯＳトランジスタはフィールド絶縁膜１０３によって周りと電気的に絶縁されており、ゲート絶縁膜１０４を介してゲート電極１０５が形成されている。ゲート電極下部のチャネル領域１０６は低濃度の第一導電型の不純物領域となっており、高濃度の第一導電型ソース領域１０７と高濃度の第一導電型のドレイン領域１０８に接している。デプレッション型ＭＯＳトランジスタの断面図の右隣に、基板表面から基板裏面方向へ沿ったチャネル領域の濃度プロファイルを示す。図の実線が本発明における濃度プロファイルを示し、点線が従来の濃度プロファイルを示す。本発明におけるデプレッション型ＭＯＳトランジスタの濃度プロファイルは、従来の濃度プロファイルよりも基板表面側の第一導電型チャネル領域の不純物濃度は薄く、第一導電型チャネル領域と第二導電型の基板領域もしくはウェル領域の接合付近の第一導電型チャネル領域の不純物濃度は濃くなっている。
【００１３】
次に、デプレッション型ＭＯＳトランジスタとエンハンス型ＭＯＳトランジスタを用いた基準電圧発生回路において、最も簡便なED型の基準電圧発生回路を用いて本発明の原理を説明する。
【００１４】
図２は一般的なED型基準電圧発生回路の回路図を示す。ED型の基準電圧発生回路の動作原理は以下のようになる。まず、ゲート電極をソース電極と結線させたデプレッション型ＭＯＳトランジスタによって、入力電圧によらない定電流を発生させる。次にその定電流を飽和結線させたエンハンス型トランジスタに流すことで図２の黒丸で示されたノードの電位が上昇し、最終的に黒丸で示されるノードの電位が入力電圧によらない一定電圧となるというしくみである。
【００１５】
ここで、理論的な基準電圧の式を導いてみる。
【００１６】
まず、デプレッション型ＭＯＳトランジスタのゲート電圧をVGD、閾値電圧をVTD、K値をKDとすると、デプレッション型ＭＯＳトランジスタで発生する定電流IDは以下の式で表される。
【００１７】
【数１】
【００１８】
今、デプレッション型ＭＯＳトランジスタのゲート電極はソース電極と結線されており、VGD=0Vであるので
【００１９】
【数２】
【００２０】
となる。
【００２１】
次に、エンハンス型ＭＯＳトランジスタのゲート電圧をVGE、閾値電圧をVTE、K値をKEとすると、エンハンス型ＭＯＳトランジスタに流れる電流IEは以下の式で与えられる。
【００２２】
【数３】
【００２３】
ここで、デプレッション型ＭＯＳトランジスタとエンハンス型ＭＯＳトランジスタには同じ電流が流れるので、式２と式３が等しくなり、
【００２４】
【数４】
【００２５】
となり、変形すると
【００２６】
【数５】
【００２７】
となる。ここで、エンハンス型ＭＯＳトランジスタは飽和結線されており、ゲート電圧とドレイン電圧は等しく基準電圧となるので、基準電圧をVrefとすると、
【００２８】
【数６】
【００２９】
で与えられる。
【００３０】
図３はED型基準電圧発生回路による基準電圧の温度特性を示す。通常、基準電圧の温度特性は図３の点線３０１のように温度に対して全体的に傾き、さらに温度に対して湾曲している。この温度に対する全体的な傾きと湾曲によって基準電圧が温度によって変化する。この基準電圧の温度特性において、全体的な傾きに関しては、KDおよびKEの調節、つまりデプレッション型もしくはエンハンス型ＭＯＳトランジスタのL長やW長を調節することで、図３の破線３０２で示すように全体的な傾きをフラットにすることが可能である。しかしそのままではまだ温度に対する湾曲が残っており、温度が変化すると基準電圧は変化してしまうことになる。そこで本発明では、基準電圧の温度に対する湾曲を減らし、図の３の実線３０３のような理想的な温度特性にする方法を示す。
【００３１】
上記に示した基準電圧の理論式６において、基準電圧の温度特性に起因するのはVTE、VTD、KDおよびKEすなわちデプレッション型ＭＯＳトランジスタとエンハンス型ＭＯＳトランジスタの易動度の温度特性となる。ここで基準電圧の全体的な傾きをフラットにするようなKDおよびKE、すなわちＭＯＳトランジスタのL長、W長を調節した場合、K値の温度特性は基準電圧に対してそれほど顕著には現れてこない。そこでVTEとVTDの温度特性をみると、それぞれ温度に対して湾曲しているが、比較してみるとVTDの温度特性の影響の方が大きい。これはデプレッション型ＭＯＳトランジスタの場合、エンハンス型ＭＯＳトランジスタでは存在しない、第一導電型チャネル領域と第二導電型の基板領域もしくはウェル領域によって形成されるPN接合によって発生する空乏層が温度の影響を受けるからである。よってデプレッション型ＭＯＳトランジスタの閾値電圧の温度変化が小さくなれば、基準電圧の温度特性が向上することとなる。
【００３２】
デプレッション型ＭＯＳトランジスタにおける閾値電圧を考えてみると、第一導電型チャネル領域と第二導電型の基板領域もしくはウェル領域によって形成されるPN接合によって発生する空乏層と、ゲート電圧による基板表面側からの空乏層によって、第一導電型のチャネル領域の一部を空乏層によって潰し、電気的に導通しなくなったときのゲート電圧が閾値電圧となる。よってデプレッション型ＭＯＳトランジスタの閾値電圧の温度変化をなくすためには、第一導電型チャネル領域と第二導電型の基板領域もしくはウェル領域によって形成されるPN接合によって発生する空乏層がなるべく温度変化しないか、PN接合によって形成される空乏層が温度変化してもゲート電圧による基板表面側からの空乏層が少ないゲート電圧で伸びてくれれば、閾値電圧は温度によってそれほど大きく変化しないことになる。
【００３３】
よって、デプレッション型ＭＯＳトランジスタの閾値電圧の温度特性を向上させるためには、まず一つ目として、第一導電型のチャネル領域と第二導電型の基板領域もしくはウェル領域によって形成されるPN接合で発生する空乏層の温度変化を抑えるため、第一導電型のチャネル領域の深い部分の濃度が濃く、第二導電型の基板領域もしくはウェル領域の濃度が薄いほうがよい。
【００３４】
二つ目として、ゲート電圧による基板表面側からの空乏層が少ないゲート電圧で伸びやすくなるためには、第一導電型のチャネル領域の基板表面側の濃度が薄ければよい。
【００３５】
以上の２点をふまえた理想的な濃度プロファイルを示したものが図１となる。
【００３６】
以上のような濃度プロファイルをもつデプレッション型ＭＯＳトランジスタを作製すれば、デプレッション型ＭＯＳトランジスタの閾値電圧の温度特性を少なくすることができ、基準電圧の温度特性を向上させることができる。
【００３７】
以下、上記のようなプロファイルをもつデプレッション型ＭＯＳトランジスタの製造方法について、N型ＭＯＳトランジスタを一実施例として図面を用いて説明する。
【００３８】
図４の（a）は５．０×１０１５ｃｍ−３程度のP型シリコン基板１０１中に１．０〜２．０×１０１６ｃｍ−３程度のP型ウェル領域１０２を形成した図であり、図４（b）はＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ ＳｉｌＩＣｏｎ）法を用いて膜厚約１００〜５００nm程度のフィールド絶縁膜１０３を形成した図である。
【００３９】
図４（c）はイオン注入法により低濃度N型チャネル領域を形成した図である。低濃度N型チャネル領域の基板表面側は、イオン注入法によりN型不純物例えばヒ素を、従来よりも薄く、P型ウェル領域の濃度と同程度の濃度、すなわち１．０〜２．０×１０１２ｃｍ−３程度となるようドープする。ここで、インプラ不純物濃度を薄くすることによってデプレッション型ＭＯＳトランジスタの閾値電圧が浅くなる事が懸念されるが、閾値電圧を深くしたい場合にはインプラエネルギーを従来よりも高い、１００ｋｅＶ程度とし、１５０〜２００ｎｍ程度の深さにジャンクションができるようにするとよい。尚、ここではN型不純物のイオン種にヒ素を用いたが、ヒ素よりも拡散係数の大きい不純物例えばリンを用いることで、N型チャネル領域の基板表面の濃度を低濃度かつ深いプロファイルにしてもよい。また、N型チャネル領域形成後、熱拡散工程を行い、N型チャネル領域の基板表面の濃度を低濃度かつ深いプロファイルにしてもよい。
【００４０】
図５（ａ）は膜厚約５〜３０nm程度のシリコン酸化膜をゲート絶縁膜１０４として形成した図であり、図５（ｂ）はゲート電極となる多結晶シリコン層１０５を膜厚約２００〜３００nm堆積させてエッチングを施した図である。
【００４１】
図５（ｃ）は形成したゲート電極１０５及びフィールド絶縁膜１０３をマスクとして高濃度Ｎ型不純物例えばヒ素をイオン打ち込みし、ソース領域１０７及びドレイン領域１０８を形成した図である。ソース、ドレイン領域の濃度は一般的に５×１０１９ｃｍ−３から１×１０２１ｃｍ−３程度である。その後層間絶縁膜（図示せず）を堆積させ、ソース領域１０７及びドレイン領域１０８とゲート電極１０５との電気的接続をとる。
【００４２】
図６に示すのは本発明の実施例２である。N型チャネル領域の別の形成方法として、N型チャネル領域のP型基板領域もしくはウェル領域との接合付近の濃度を濃くするため、図６（ａ）は低ドーズかつ高エネルギーでN型不純物例えばヒ素をイオン注入し、１．０〜１０．０×１０１５ｃｍ−３程度の低濃度のP型ウェル領域１０９を作製した図とプロファイルである。図６（ｂ）は、その後、二回目のイオン注入により、N型不純物例えばヒ素を、一度目よりは高ドーズかつ低エネルギーでドープした図である。この方法を用いることにより、N型チャネル領域の深い部分の濃度が濃いプロファイルを形成している。
【００４３】
図７に示すのは本発明の実施例３である。N型チャネル領域の別の形成方法として、図７（ａ）はN型チャネル領域にイオン注入法によりN型不純物例えばヒ素をドープした図である。図７（ｂ）はその後、基板表面付近にP型不純物例えばＢＦ２を打ち込んだ図である。この方法を用いることにより、N型チャネル領域の基板表面付近の濃度が薄く、深い部分の濃度が濃いプロファイルを形成している。
【産業上の利用可能性】
【００４４】
本発明にかかる基準電圧発生回路装置は基準電圧あるいは定電圧を用いる半導体集積回路に用いることができる。
【符号の説明】
【００４５】
１０１ シリコン基板
１０２ ウェル領域
１０３ フィールド絶縁膜
１０４ ゲート絶縁膜
１０５ 多結晶シリコン
１０６ 低濃度N型チャネル領域
１０７ 高濃度N型ソース領域
１０８ 高濃度N型ドレイン領域
１０９ 低濃度P型ウェル領域
３０１ 基準電圧の温度特性
３０２ KE、KDを調節した基準電圧の温度特性
３０３ 理想的な基準電圧の温度特性
【技術分野】
【０００１】
本発明はデプレッション型ＭＯＳトランジスタとエンハンス型ＭＯＳトランジスタを用いた基準電圧発生回路装置の製造方法に関する。
【背景技術】
【０００２】
近年では温度特性のよいＩＣの需要が高まってきており、ＩＣの温度特性を向上させるにはＩＣ内の基準電圧が温度によって変動しない事が求められる。
【０００３】
基準電圧発生回路はＩＣのプロセスやレイアウトによってさまざまな回路が考案されているが、簡便で一般的によく用いられる回路の一つとして、デプレッション型のＭＯＳトランジスタとエンハンス型ＭＯＳトランジスタを組み合わせた基準電圧回路が挙げられる。
【０００４】
このデプレッション型ＭＯＳトランジスタとエンハンス型ＭＯＳトランジスタを用いた基準電圧回路において、回路的な工夫を施すことにより温度特性を改善させようとするアイデアは、下記特許文献に例を挙げるように多数開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平５−２８９７６０号公報
【特許文献２】特開平１１−１３４０５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、上記に示したような方法では、回路自体に工夫を凝らすことによって回路構造が複雑になり、基準電圧回路として必要な面積が大きくなってしまう。現在ではＩＣの低コスト化が進み、ＩＣの縮小化も大きな課題となっており、ＩＣの面積に対して基準電圧回路の占める割合が大きいということは大きな欠点となりうる。
【課題を解決するための手段】
【０００７】
そこで本発明では回路上な工夫を施すのではなく、デバイス上な工夫を施すことにより、基準電圧回路の面積を大きくすることなく温度特性を向上させることを目的とする。
【０００８】
上記課題を解決するために、本発明は次の手段を用いた。
（１）第一導電型の半導体シリコン基板上に形成されるエンハンス型ＭＯＳトランジスタとデプレッション型ＭＯＳトランジスタを用いて構成される基準電圧発生回路において、基準電圧の温度特性を向上させるために濃度プロファイルを制御したデプレッション型ＭＯＳトランジスタの製造方法であって、デプレッション型ＭＯＳトランジスタを前記シリコン基板上に形成すべく、第二導電型の１．０〜２．０×１０１６ｃｍ−３程度の低濃度のウェル領域を形成する工程と、LOCOS法（Local Oxidation of Silicon）によって膜厚約１００〜５００nmの熱酸化による素子分離絶縁膜を形成する工程と、ゲート絶縁膜下部に第一導電型のチャネル領域を形成するため、イオン注入法により第二導電型のウェル領域と同程度の１．０〜２．０×１０１６ｃｍ−３程度の濃度となるよう、低ドーズのインプラを施す工程と、熱酸化により膜厚約５〜３０nm程度のゲート絶縁膜を形成する工程と、ゲート絶縁膜上に２００〜３００nm程度の多結晶シリコンを堆積する工程と、多結晶シリコンをエッチングしゲート電極を形成する工程と、ゲート電極と前記フィールド絶縁膜をマスクとしてＭＯＳトランジスタのソースおよびドレインとなる領域に不純物をドーピングする工程と、シリコン基板上にコンタクト孔を形成する工程と、コンタクト孔に金属配線を形成する工程と、保護膜を形成する工程とからなる基準電圧発生回路装置の製造方法とした。
（２）第一導電型のチャネル領域を形成する工程は、イオン注入法により、基板表面より１５０〜２００nm程度の部分にジャンクションができるよう、高エネルギーで不純物をインプラする工程からなる基準電圧発生回路装置の製造方法とした。
（３）第一導電型のチャネル領域を形成する工程は、イオン注入法により拡散係数の大きい第一導電型の不純物をインプラする工程からなる基準電圧発生回路装置の製造方法とした。
（４）第一導電型のチャネル領域を形成する工程は、イオン注入法により第一導電型の不純物をインプラする工程と、第一導電型の不純物を熱拡散させる工程からなる基準電圧発生回路装置の製造方法とした。
（５）第一導電型のチャネル領域を形成する工程は、イオン注入法により第一導電型の不純物を低ドーズかつ高エネルギーでインプラし、１．０〜１０．０×１０１５ｃｍ−３程度の低濃度の第二導電型のウェル領域を形成する第一の工程と、第一導電型の不純物をインプラする第二の工程からなる基準電圧発生回路装置の製造方法とした。
（６）第一導電型のチャネル領域を形成する工程は、イオン注入法により第一導電型の不純物をインプラする第一の工程と、基板表面付近に第二導電型の不純物をインプラする第二の工程からなる基準電圧発生回路装置の製造方法とした。
【発明の効果】
【０００９】
以上説明した本発明によれば、ＩＣの面積を増大させることなく基準電圧の温度特性を向上させることができ、ＩＣの温度特性を向上させることが可能となる。
【図面の簡単な説明】
【００１０】
【図１】本発明の要部であるデプレッション型ＭＯＳトランジスタの断面図と基板表面から基板裏面方向に沿ったチャネル領域の濃度プロファイル
【図２】デプレッション型ＭＯＳトランジスタとエンハンス型ＭＯＳトランジスタを用いた、最も簡便なED型の基準電圧発生回路図
【図３】基準電圧の温度特性を示す図。
【図４】本発明の実施例１におけるデプレッション型ＭＯＳトランジスタの製造方法を示した断面図と基板表面から基板裏面方向に沿ったチャネル領域の濃度プロファイルを示す図。
【図５】本発明の実施例１におけるデプレッション型ＭＯＳトランジスタの製造方法を示した断面図と基板表面から基板裏面方向に沿ったチャネル領域の濃度プロファイルを示す図。
【図６】本発明の実施例２におけるデプレッション型ＭＯＳトランジスタのN型チャネル領域の製造方法を示した断面図と基板表面から基板裏面方向に沿ったチャネル領域の濃度プロファイルを示す図。
【図７】本発明の実施例３における、デプレッション型ＭＯＳトランジスタのN型チャネル領域の製造方法を示した断面図と基板表面から基板裏面方向に沿ったチャネル領域の濃度プロファイルを示す図。
【発明を実施するための形態】
【００１１】
本発明で提案する基準電圧発生回路は、デプレッション型ＭＯＳトランジスタとエンハンス型ＭＯＳトランジスタを用いた基準電圧発生回路によるもので、デプレッション型ＭＯＳトランジスタの濃度プロファイルを制御することにより基準電圧の温度特性を改善しようとするものである。以下にその原理と実施例を示す。
【００１２】
図１は本発明におけるデプレッション型ＭＯＳトランジスタの断面構造と、基板表面から基板裏面方向へ沿ったチャネル領域の濃度プロファイルを示したものである。図１において１０１は半導体シリコン基板であり、シリコン基板中には低濃度の第二導電型の不純物領域であるウェル領域１０２が形成され、ウェル領域中にデプレッション型 ＭＯＳトランジスタが形成されている。このＭＯＳトランジスタはフィールド絶縁膜１０３によって周りと電気的に絶縁されており、ゲート絶縁膜１０４を介してゲート電極１０５が形成されている。ゲート電極下部のチャネル領域１０６は低濃度の第一導電型の不純物領域となっており、高濃度の第一導電型ソース領域１０７と高濃度の第一導電型のドレイン領域１０８に接している。デプレッション型ＭＯＳトランジスタの断面図の右隣に、基板表面から基板裏面方向へ沿ったチャネル領域の濃度プロファイルを示す。図の実線が本発明における濃度プロファイルを示し、点線が従来の濃度プロファイルを示す。本発明におけるデプレッション型ＭＯＳトランジスタの濃度プロファイルは、従来の濃度プロファイルよりも基板表面側の第一導電型チャネル領域の不純物濃度は薄く、第一導電型チャネル領域と第二導電型の基板領域もしくはウェル領域の接合付近の第一導電型チャネル領域の不純物濃度は濃くなっている。
【００１３】
次に、デプレッション型ＭＯＳトランジスタとエンハンス型ＭＯＳトランジスタを用いた基準電圧発生回路において、最も簡便なED型の基準電圧発生回路を用いて本発明の原理を説明する。
【００１４】
図２は一般的なED型基準電圧発生回路の回路図を示す。ED型の基準電圧発生回路の動作原理は以下のようになる。まず、ゲート電極をソース電極と結線させたデプレッション型ＭＯＳトランジスタによって、入力電圧によらない定電流を発生させる。次にその定電流を飽和結線させたエンハンス型トランジスタに流すことで図２の黒丸で示されたノードの電位が上昇し、最終的に黒丸で示されるノードの電位が入力電圧によらない一定電圧となるというしくみである。
【００１５】
ここで、理論的な基準電圧の式を導いてみる。
【００１６】
まず、デプレッション型ＭＯＳトランジスタのゲート電圧をVGD、閾値電圧をVTD、K値をKDとすると、デプレッション型ＭＯＳトランジスタで発生する定電流IDは以下の式で表される。
【００１７】
【数１】
【００１８】
今、デプレッション型ＭＯＳトランジスタのゲート電極はソース電極と結線されており、VGD=0Vであるので
【００１９】
【数２】
【００２０】
となる。
【００２１】
次に、エンハンス型ＭＯＳトランジスタのゲート電圧をVGE、閾値電圧をVTE、K値をKEとすると、エンハンス型ＭＯＳトランジスタに流れる電流IEは以下の式で与えられる。
【００２２】
【数３】
【００２３】
ここで、デプレッション型ＭＯＳトランジスタとエンハンス型ＭＯＳトランジスタには同じ電流が流れるので、式２と式３が等しくなり、
【００２４】
【数４】
【００２５】
となり、変形すると
【００２６】
【数５】
【００２７】
となる。ここで、エンハンス型ＭＯＳトランジスタは飽和結線されており、ゲート電圧とドレイン電圧は等しく基準電圧となるので、基準電圧をVrefとすると、
【００２８】
【数６】
【００２９】
で与えられる。
【００３０】
図３はED型基準電圧発生回路による基準電圧の温度特性を示す。通常、基準電圧の温度特性は図３の点線３０１のように温度に対して全体的に傾き、さらに温度に対して湾曲している。この温度に対する全体的な傾きと湾曲によって基準電圧が温度によって変化する。この基準電圧の温度特性において、全体的な傾きに関しては、KDおよびKEの調節、つまりデプレッション型もしくはエンハンス型ＭＯＳトランジスタのL長やW長を調節することで、図３の破線３０２で示すように全体的な傾きをフラットにすることが可能である。しかしそのままではまだ温度に対する湾曲が残っており、温度が変化すると基準電圧は変化してしまうことになる。そこで本発明では、基準電圧の温度に対する湾曲を減らし、図の３の実線３０３のような理想的な温度特性にする方法を示す。
【００３１】
上記に示した基準電圧の理論式６において、基準電圧の温度特性に起因するのはVTE、VTD、KDおよびKEすなわちデプレッション型ＭＯＳトランジスタとエンハンス型ＭＯＳトランジスタの易動度の温度特性となる。ここで基準電圧の全体的な傾きをフラットにするようなKDおよびKE、すなわちＭＯＳトランジスタのL長、W長を調節した場合、K値の温度特性は基準電圧に対してそれほど顕著には現れてこない。そこでVTEとVTDの温度特性をみると、それぞれ温度に対して湾曲しているが、比較してみるとVTDの温度特性の影響の方が大きい。これはデプレッション型ＭＯＳトランジスタの場合、エンハンス型ＭＯＳトランジスタでは存在しない、第一導電型チャネル領域と第二導電型の基板領域もしくはウェル領域によって形成されるPN接合によって発生する空乏層が温度の影響を受けるからである。よってデプレッション型ＭＯＳトランジスタの閾値電圧の温度変化が小さくなれば、基準電圧の温度特性が向上することとなる。
【００３２】
デプレッション型ＭＯＳトランジスタにおける閾値電圧を考えてみると、第一導電型チャネル領域と第二導電型の基板領域もしくはウェル領域によって形成されるPN接合によって発生する空乏層と、ゲート電圧による基板表面側からの空乏層によって、第一導電型のチャネル領域の一部を空乏層によって潰し、電気的に導通しなくなったときのゲート電圧が閾値電圧となる。よってデプレッション型ＭＯＳトランジスタの閾値電圧の温度変化をなくすためには、第一導電型チャネル領域と第二導電型の基板領域もしくはウェル領域によって形成されるPN接合によって発生する空乏層がなるべく温度変化しないか、PN接合によって形成される空乏層が温度変化してもゲート電圧による基板表面側からの空乏層が少ないゲート電圧で伸びてくれれば、閾値電圧は温度によってそれほど大きく変化しないことになる。
【００３３】
よって、デプレッション型ＭＯＳトランジスタの閾値電圧の温度特性を向上させるためには、まず一つ目として、第一導電型のチャネル領域と第二導電型の基板領域もしくはウェル領域によって形成されるPN接合で発生する空乏層の温度変化を抑えるため、第一導電型のチャネル領域の深い部分の濃度が濃く、第二導電型の基板領域もしくはウェル領域の濃度が薄いほうがよい。
【００３４】
二つ目として、ゲート電圧による基板表面側からの空乏層が少ないゲート電圧で伸びやすくなるためには、第一導電型のチャネル領域の基板表面側の濃度が薄ければよい。
【００３５】
以上の２点をふまえた理想的な濃度プロファイルを示したものが図１となる。
【００３６】
以上のような濃度プロファイルをもつデプレッション型ＭＯＳトランジスタを作製すれば、デプレッション型ＭＯＳトランジスタの閾値電圧の温度特性を少なくすることができ、基準電圧の温度特性を向上させることができる。
【００３７】
以下、上記のようなプロファイルをもつデプレッション型ＭＯＳトランジスタの製造方法について、N型ＭＯＳトランジスタを一実施例として図面を用いて説明する。
【００３８】
図４の（a）は５．０×１０１５ｃｍ−３程度のP型シリコン基板１０１中に１．０〜２．０×１０１６ｃｍ−３程度のP型ウェル領域１０２を形成した図であり、図４（b）はＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ ＳｉｌＩＣｏｎ）法を用いて膜厚約１００〜５００nm程度のフィールド絶縁膜１０３を形成した図である。
【００３９】
図４（c）はイオン注入法により低濃度N型チャネル領域を形成した図である。低濃度N型チャネル領域の基板表面側は、イオン注入法によりN型不純物例えばヒ素を、従来よりも薄く、P型ウェル領域の濃度と同程度の濃度、すなわち１．０〜２．０×１０１２ｃｍ−３程度となるようドープする。ここで、インプラ不純物濃度を薄くすることによってデプレッション型ＭＯＳトランジスタの閾値電圧が浅くなる事が懸念されるが、閾値電圧を深くしたい場合にはインプラエネルギーを従来よりも高い、１００ｋｅＶ程度とし、１５０〜２００ｎｍ程度の深さにジャンクションができるようにするとよい。尚、ここではN型不純物のイオン種にヒ素を用いたが、ヒ素よりも拡散係数の大きい不純物例えばリンを用いることで、N型チャネル領域の基板表面の濃度を低濃度かつ深いプロファイルにしてもよい。また、N型チャネル領域形成後、熱拡散工程を行い、N型チャネル領域の基板表面の濃度を低濃度かつ深いプロファイルにしてもよい。
【００４０】
図５（ａ）は膜厚約５〜３０nm程度のシリコン酸化膜をゲート絶縁膜１０４として形成した図であり、図５（ｂ）はゲート電極となる多結晶シリコン層１０５を膜厚約２００〜３００nm堆積させてエッチングを施した図である。
【００４１】
図５（ｃ）は形成したゲート電極１０５及びフィールド絶縁膜１０３をマスクとして高濃度Ｎ型不純物例えばヒ素をイオン打ち込みし、ソース領域１０７及びドレイン領域１０８を形成した図である。ソース、ドレイン領域の濃度は一般的に５×１０１９ｃｍ−３から１×１０２１ｃｍ−３程度である。その後層間絶縁膜（図示せず）を堆積させ、ソース領域１０７及びドレイン領域１０８とゲート電極１０５との電気的接続をとる。
【００４２】
図６に示すのは本発明の実施例２である。N型チャネル領域の別の形成方法として、N型チャネル領域のP型基板領域もしくはウェル領域との接合付近の濃度を濃くするため、図６（ａ）は低ドーズかつ高エネルギーでN型不純物例えばヒ素をイオン注入し、１．０〜１０．０×１０１５ｃｍ−３程度の低濃度のP型ウェル領域１０９を作製した図とプロファイルである。図６（ｂ）は、その後、二回目のイオン注入により、N型不純物例えばヒ素を、一度目よりは高ドーズかつ低エネルギーでドープした図である。この方法を用いることにより、N型チャネル領域の深い部分の濃度が濃いプロファイルを形成している。
【００４３】
図７に示すのは本発明の実施例３である。N型チャネル領域の別の形成方法として、図７（ａ）はN型チャネル領域にイオン注入法によりN型不純物例えばヒ素をドープした図である。図７（ｂ）はその後、基板表面付近にP型不純物例えばＢＦ２を打ち込んだ図である。この方法を用いることにより、N型チャネル領域の基板表面付近の濃度が薄く、深い部分の濃度が濃いプロファイルを形成している。
【産業上の利用可能性】
【００４４】
本発明にかかる基準電圧発生回路装置は基準電圧あるいは定電圧を用いる半導体集積回路に用いることができる。
【符号の説明】
【００４５】
１０１ シリコン基板
１０２ ウェル領域
１０３ フィールド絶縁膜
１０４ ゲート絶縁膜
１０５ 多結晶シリコン
１０６ 低濃度N型チャネル領域
１０７ 高濃度N型ソース領域
１０８ 高濃度N型ドレイン領域
１０９ 低濃度P型ウェル領域
３０１ 基準電圧の温度特性
３０２ KE、KDを調節した基準電圧の温度特性
３０３ 理想的な基準電圧の温度特性
【特許請求の範囲】
【請求項１】
第一導電型の半導体シリコン基板上に形成されるエンハンス型ＭＯＳトランジスタとデプレッション型ＭＯＳトランジスタを用いて構成される基準電圧発生回路において、基準電圧の温度特性を向上させるために濃度プロファイルを制御した基準電圧発生回路装置の製造方法であって、
前記半導体シリコン基板表面に第二導電型の１．０〜２．０×１０１６ｃｍ−３程度の低濃度のウェル領域を形成する工程と、
ＬＯＣＯＳ法（Local Oxidation of Silicon）によって膜厚約１００〜５００nmの熱酸化による素子分離絶縁膜を形成する工程と、
前記ゲート絶縁膜下部に第一導電型のチャネル領域を形成するため、イオン注入法により第二導電型のウェル領域と同程度の１．０〜２．０×１０１６ｃｍ−３程度の濃度となるよう、低ドーズのイオン注入を施す工程と、
熱酸化により膜厚約５〜３０nm程度のゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に２００〜３００nm程度の多結晶シリコンを堆積する工程と、
前記多結晶シリコンをエッチングしゲート電極を形成する工程と、
前記ゲート電極と前記フィールド絶縁膜をマスクとしてＭＯＳトランジスタのソースおよびドレインとなる領域に不純物をドーピングする工程と、
前記シリコン基板上にコンタクト孔を形成する工程と、
前記コンタクト孔に金属配線を形成する工程と、
保護膜を形成する工程と、
からなる基準電圧発生回路装置の製造方法。
【請求項２】
前記第一導電型のチャネル領域を形成する工程は、イオン注入法により、基板表面より１５０〜２００nm程度の部分にＰＮ接合ができるよう、高エネルギーで不純物をイオン注入する工程からなる請求項１記載の基準電圧発生回路装置の製造方法。
【請求項３】
前記第一導電型のチャネル領域を形成する工程は、イオン注入法により拡散係数の大きい第一導電型の不純物をイオン注入する工程からなる請求項１または請求項２記載の基準電圧発生回路装置の製造方法。
【請求項４】
前記第一導電型のチャネル領域を形成する工程は、
イオン注入法により第一導電型の不純物をイオン注入する工程と、
第一導電型の不純物を熱拡散させる工程と、
からなる請求項１または請求項２記載の基準電圧発生回路装置の製造方法。
【請求項５】
前記第一導電型のチャネル領域を形成する工程は、
イオン注入法により第一導電型の不純物を低ドーズかつ高エネルギーでイオン注入し、１．０〜１０．０×１０１５ｃｍ−３程度の低濃度の第二導電型のウェル領域を形成する第一の工程と、
第一導電型の不純物を前記第一の工程におけるドーズ量よりも多くより低いエネルギーでイオン注入する第二の工程と、
からなる請求項１乃至４のいずれか１項記載の基準電圧発生回路装置の製造方法。
【請求項６】
前記第一導電型のチャネル領域を形成する工程は、
イオン注入法により第一導電型の不純物をイオン注入する第一の工程と、
基板表面付近に第二導電型の不純物をイオン注入する第二の工程と、
からなる請求項１記載の基準電圧発生回路装置の製造方法。
【請求項１】
第一導電型の半導体シリコン基板上に形成されるエンハンス型ＭＯＳトランジスタとデプレッション型ＭＯＳトランジスタを用いて構成される基準電圧発生回路において、基準電圧の温度特性を向上させるために濃度プロファイルを制御した基準電圧発生回路装置の製造方法であって、
前記半導体シリコン基板表面に第二導電型の１．０〜２．０×１０１６ｃｍ−３程度の低濃度のウェル領域を形成する工程と、
ＬＯＣＯＳ法（Local Oxidation of Silicon）によって膜厚約１００〜５００nmの熱酸化による素子分離絶縁膜を形成する工程と、
前記ゲート絶縁膜下部に第一導電型のチャネル領域を形成するため、イオン注入法により第二導電型のウェル領域と同程度の１．０〜２．０×１０１６ｃｍ−３程度の濃度となるよう、低ドーズのイオン注入を施す工程と、
熱酸化により膜厚約５〜３０nm程度のゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に２００〜３００nm程度の多結晶シリコンを堆積する工程と、
前記多結晶シリコンをエッチングしゲート電極を形成する工程と、
前記ゲート電極と前記フィールド絶縁膜をマスクとしてＭＯＳトランジスタのソースおよびドレインとなる領域に不純物をドーピングする工程と、
前記シリコン基板上にコンタクト孔を形成する工程と、
前記コンタクト孔に金属配線を形成する工程と、
保護膜を形成する工程と、
からなる基準電圧発生回路装置の製造方法。
【請求項２】
前記第一導電型のチャネル領域を形成する工程は、イオン注入法により、基板表面より１５０〜２００nm程度の部分にＰＮ接合ができるよう、高エネルギーで不純物をイオン注入する工程からなる請求項１記載の基準電圧発生回路装置の製造方法。
【請求項３】
前記第一導電型のチャネル領域を形成する工程は、イオン注入法により拡散係数の大きい第一導電型の不純物をイオン注入する工程からなる請求項１または請求項２記載の基準電圧発生回路装置の製造方法。
【請求項４】
前記第一導電型のチャネル領域を形成する工程は、
イオン注入法により第一導電型の不純物をイオン注入する工程と、
第一導電型の不純物を熱拡散させる工程と、
からなる請求項１または請求項２記載の基準電圧発生回路装置の製造方法。
【請求項５】
前記第一導電型のチャネル領域を形成する工程は、
イオン注入法により第一導電型の不純物を低ドーズかつ高エネルギーでイオン注入し、１．０〜１０．０×１０１５ｃｍ−３程度の低濃度の第二導電型のウェル領域を形成する第一の工程と、
第一導電型の不純物を前記第一の工程におけるドーズ量よりも多くより低いエネルギーでイオン注入する第二の工程と、
からなる請求項１乃至４のいずれか１項記載の基準電圧発生回路装置の製造方法。
【請求項６】
前記第一導電型のチャネル領域を形成する工程は、
イオン注入法により第一導電型の不純物をイオン注入する第一の工程と、
基板表面付近に第二導電型の不純物をイオン注入する第二の工程と、
からなる請求項１記載の基準電圧発生回路装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１０−１８２９５６（Ｐ２０１０−１８２９５６Ａ）
【公開日】平成２２年８月１９日（２０１０．８．１９）
【国際特許分類】
【出願番号】特願２００９−２６５０５（Ｐ２００９−２６５０５）
【出願日】平成２１年２月６日（２００９．２．６）
【出願人】（０００００２３２５）セイコーインスツル株式会社 (3,629)
【Ｆターム（参考）】
【公開日】平成２２年８月１９日（２０１０．８．１９）
【国際特許分類】
【出願日】平成２１年２月６日（２００９．２．６）
【出願人】（０００００２３２５）セイコーインスツル株式会社 (3,629)
【Ｆターム（参考）】
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